小編在本節完整給出一個設計過程，可利用ISE或Vivado硬件編程軟件實現。

1 HDL代碼、邏輯電路和器件

• 編寫“HDL代碼”來描述電路功能
• EDA工具中進行“RTL綜合”和“綜合”
  “RTL綜合”將HDL代碼轉換為邏輯電路
  “綜合”這一步將經過“RTL綜合”后的門電路映射為FPGA器件的物理結構
• “實現”這一步將對FPGA器件進行最終的布局布線
• 綜合實現的結果將會被轉換為可以最終運行在FPGA器件上的二級制燒錄文件

2 HDL代碼實例

• 在每個時鐘clk信號的上升沿，實現輸出信號dout的值為輸入信號ain、bin和cin的2級門運算的結果
• 這個門運算先是ain和bin“邏輯與”，它們得到的結果再和cin“邏輯或”
• 輸入復位信號rst_n為異步復位信號，任何時刻這個信號的下降沿將直接觸發輸出信號dot取值為0

舉個栗子

module at7(

  clk,rst_n,

  ain,bin,cin,dout

  ); 

input clk;

input rst_n;

input ain,bin,cin;

output reg dout;

 always @(posedgeclk or negedgerst_n)

    if(!rst_n) 

         dout <= 1'b0;

    else 

        dout <= (ain & bin) | cin;

 endmodule

3 RTL綜合

• “RTL綜合”后的邏輯電路原理圖，它很好的以門電路的形式表達了我們的實例代碼
• “RTL綜合”門電路和HDL代碼所描述的功能完全一致，大家對比下圖和第2節的代碼。下圖即是代碼RTL綜合后的布局。

圖1 RTL綜合后的邏輯電路原理圖

4 綜合

• “RTL綜合”是指將HDL代碼轉換為邏輯門電路形式來表達的一個過程；“綜合”卻是將已經用邏輯門關系表達的電路進一步轉換為FPGA器件實際物理結構相對應的電路形式 “綜合”電路中看不到任何的“門”
• “綜合”的結果是所使用的特定FPGA器件中實際存在著的物理結構，如“輸入緩沖”、“查找表”、“觸發器”和“輸出緩沖”等
  
  圖2 RTL綜合與綜合的關系

圖3 綜合后的邏輯電路原理圖

5 實現

• 在“綜合”給出HDL代碼與實際FPGA器件的映射關系后，做具體執行的工作
• 如果把“綜合”結果比喻為電路板設計的“原理圖”階段，那么“實現”這個步驟就是具體的“布局布線（layot）”階段

圖4 布線圖

6 生成燒錄文件

• 如同電路板的layout完成后要生成gerber，FPGA工具最終也要產生一個bit文件用于燒錄到FPGA中運行了