如今，高速(ADC)的種類和廠商眾多，要選擇一款合適的產品可能并非易事。縮小范圍之后，最終的抉擇往往是選取緩沖型還是無緩沖型(開關電容)轉換器。因為受尺寸和功耗的影響，通常傾向于無緩沖型。那么如何設計無緩沖式ADC呢？

是否需要使用無緩沖型ADC?

綬沖型與無緩沖型ADC之間存在很大差異。緩沖型的優點比較直觀，緩沖器帶來的這些好處可以在一定程度上簡化模擬接口設計 ，并日支持更高的輸入帶寬。然而，緩沖器的缺點也是存在的，盡管不太明顯。緩沖器通常需要較高的電源電壓，這會帶來額外的電源設計問題。ADC的噪聲和線性度也會受到影響。因此在電源方面，整體ADC設計大受影響。

在系統層次上，多數高速ADC的輸入來用放大器驅動。因此，在常見的信號鏈應用中 ，緩沖器的電源有點多余。如果模擬接口電路和放大器設買為直接驅動采樣網絡，而不使用緩沖器，則整個系統可以得到更好的優化。

去掉緩沖器是多數系統設計師的選擇，這樣可以額外節省功耗。

如何設計無緩沖ADC？

一、挑戰

放大器級的設計由兩個彼此相關的不同級組成，因此問題變得難以在數學上建模，特別是因為有非線性因素與這兩級相關。第一步是選擇用來緩沖傳感器輸出并驅動ADC輸入的放大器。第二步是設計一個低通濾波器以降低輸入帶寬，從而最大限度地減少帶外噪聲。

理想的放大器是提供剛剛好的帶寬以正確緩沖傳感器或變送器產生的信號，而不會增加額外噪聲，并且功耗為零，但實際放大器與此相距甚遠。在大多數情況下，放大器規格將決定整體系統性能，尤其是在噪聲、失真和功耗方面。為了更好地弄清楚問題，第一步是了解離散時間ADC的工作原理。

離散時間ADC獲得連續時間模擬信號的樣本，然后將其轉換為數字碼。當信號被采樣時，根據模擬轉換器的類型，同一固有問題有兩種不同的情況：

SARADC集成一個采樣保持器，其基本上由一個開關和一個電容組成，作用是保持模擬信號直到轉換完成。

離散時間∑-ADC或過采樣轉換器實現了類似的輸入級，即具有一定內部電容的輸入開關。∑-ADC的采樣機制略有不同，但采樣輸入架構類似，使用開關和電容來保持模擬輸入信號的副本。

在這兩種情況下，開關都是用CMOS工藝實現，閉合時電阻為非零值，通常為幾歐姆。此串聯電阻與采樣電容(pF級)的組合，意味著ADC輸入帶寬常常非常大，在許多情況下要遠大于ADC采樣頻率。

二、帶寬問題

對轉換器來說，輸入信號帶寬是一個問題。在采樣理論中，我們知道高于奈奎斯特頻率(ADC采樣頻率的一半)的頻率信號應被移除，否則這些頻率信號將在目標頻帶中產生鏡像或混疊。通常，噪聲頻譜中有相當一部分功率存在于ADC奈奎斯特頻率以上的頻帶中。如果不處理這種噪聲，它將混疊到奈奎斯特頻率以下，增加本底噪聲，使系統的動態范圍明顯降低。

ADC輸入信號帶寬，以及緩沖器輸出帶寬，是第一個要解決的問題。為確保噪聲不會向下混疊，必須限制ADC輸入信號的帶寬。這不是一個小問題。

通常，放大器的選擇是基于大信號帶寬(即壓擺率)和增益帶寬積的規格，以便應對輸入信號的極端情況，這決定了ADC可以跟蹤的最快變化的信號。

然而，放大器的有效噪聲帶寬等于小信號帶寬(通常針對小于10mVp-p的信號而考慮)，這常常比大信號帶寬高出至少四到五倍。

換句話說，如果大信號規格是針對500kHz而選擇，那么小信號帶寬很容易就能達到2MHz或3MHz，這可能會導致ADC采集到大量噪聲。因此，在將模擬信號輸入ADC之前，應在外部限制小信號帶寬，否則測得的噪聲將是ADC數據手冊規格的三到四倍。

但是，這還沒完。ADC內部開關電阻和電容定義了模擬輸入帶寬，但由于輸入信號的變化，會產生時域充放電循環。每次開關(連接到采樣ADC電容的外部電路)閉合時，內部電容電壓可能與先前儲存在采樣電容上的電壓不同。

三、何為反沖問題?如何解決？

下面是一個經典的模擬問題：“若有兩個并聯電容連接到一個開關，開關斷開時，一個電容儲存了一些能量，那么當開關閉合時，兩個電容會發生什么?”

答案取決于充電電容儲存的能量和電容之間的比率。例如，如果兩個電容具有相同的值，則能量將在它們之間均分，電容端子間測得的電壓將減半。

這就是反沖問題。一些ADC會執行內部校準以補償內部誤差，這稱為自穩零校準。這些程序會使采樣電容電壓接近供電軌或另一電壓，例如基準電壓的一半。

為了最大限度地解決這個問題，放大器輸出應通過低通濾波器的串聯電阻與外部電容隔離。電阻應足夠大，以保證緩沖器不會看到虛部阻抗，但又足夠小，以滿足所需的輸入系統帶寬，并使緩沖器流出的電流在電阻上引起的IR壓降最小(放大器可能無法足夠快地使這種電壓降穩定下來)。同時，電阻應支持外部電容減小到足夠小的值，以最小化反沖而不影響建立時間。