在這個(gè)技術(shù)日新月異的時(shí)代，一個(gè)不爭(zhēng)的事實(shí)是，我們已經(jīng)邁入了芯片集成度迅速提升的階段。隨著5G、自動(dòng)駕駛、人工智能等領(lǐng)域的飛速發(fā)展，對(duì)芯片性能的需求也急劇增加。這種挑戰(zhàn)驅(qū)動(dòng)芯片制造商走向更高的集成度，增加更多的晶體管，引入先進(jìn)的光刻技術(shù)，并不斷探索尖端的芯片工藝和封裝方式。

一顆表面微小的芯片內(nèi)部蘊(yùn)藏著千絲萬縷的設(shè)計(jì)細(xì)節(jié)。因此，對(duì)芯片設(shè)計(jì)的電路布局、連線以及物理特性進(jìn)行及時(shí)的驗(yàn)證和確認(rèn)至關(guān)重要。哪怕是一小步的差錯(cuò)，都有可能導(dǎo)致整體失效，這凸顯了物理驗(yàn)證在芯片設(shè)計(jì)中的關(guān)鍵地位。

物理驗(yàn)證在先進(jìn)芯片設(shè)計(jì)中的核心地位

近年來，“Shifting left”策略在芯片產(chǎn)業(yè)中受到了廣泛關(guān)注。其核心目標(biāo)是應(yīng)對(duì)現(xiàn)代芯片設(shè)計(jì)的高復(fù)雜度，盡早在物理設(shè)計(jì)階段進(jìn)行驗(yàn)證，幫助設(shè)計(jì)團(tuán)隊(duì)及時(shí)糾正錯(cuò)誤，以保證最后的設(shè)計(jì)準(zhǔn)確無誤，為最終流片做好充分準(zhǔn)備。在此策略中，物理驗(yàn)證的重要性不言而喻。

物理驗(yàn)證主要包括設(shè)計(jì)規(guī)則檢查（DRC）、布局與原理圖（LVS）檢查和面向制造設(shè)計(jì)檢查（DFM）。在整個(gè)芯片設(shè)計(jì)項(xiàng)目中，一旦系統(tǒng)芯片（SoC）的主要部分組裝完成，就可以開始進(jìn)行DRC和LVS的驗(yàn)證。開發(fā)團(tuán)隊(duì)?wèi)?yīng)當(dāng)在每個(gè)設(shè)計(jì)階段，如宏設(shè)計(jì)、IP和塊級(jí)設(shè)計(jì)階段，無縫且清晰地進(jìn)行物理驗(yàn)證。與全芯片的組裝并行地進(jìn)行物理驗(yàn)證是更為高效的做法。

盡管物理驗(yàn)證一直都是計(jì)算密集型的工作，但如今的芯片設(shè)計(jì)尺寸和復(fù)雜性又將這一挑戰(zhàn)提升到了一個(gè)全新的層次。對(duì)于擁有數(shù)十億晶體管的多芯片系統(tǒng)而言，一個(gè)DRC或LVS的任務(wù)可能需要使用數(shù)百個(gè)CPU核，運(yùn)行數(shù)天。隨著工藝節(jié)點(diǎn)從7nm到5nm，再到3nm的進(jìn)步，這一問題尤為突出。

在大型SoC的設(shè)計(jì)中，我們往往需要處理數(shù)百個(gè)組件，包括布局與路由塊、模擬單元、存儲(chǔ)器、第三方IP和I/O單元。盡管在設(shè)計(jì)過程中，這些組件各自可能都已經(jīng)經(jīng)過詳細(xì)的DRC檢查，但當(dāng)它們被集成為一個(gè)完整芯片時(shí)，又會(huì)暴露出大量另外的設(shè)計(jì)問題，例如組件之間得位置不對(duì)齊，就可能觸發(fā)大量的DRC違規(guī)行為。傳統(tǒng)的DRC工具需要數(shù)日才能完成對(duì)如此龐大的設(shè)計(jì)的初次檢查，這可能導(dǎo)致在項(xiàng)目的最后階段，浪費(fèi)流片輸出團(tuán)隊(duì)大量額外的計(jì)算時(shí)間。

與此同時(shí)，LVS工具的發(fā)展也面臨著相似的挑戰(zhàn)。在現(xiàn)代的大規(guī)模電路設(shè)計(jì)中，LVS檢查可能耗費(fèi)數(shù)天時(shí)間。初次整合所有設(shè)計(jì)組件后，LVS可能會(huì)揭示出如宏/IP問題、頂層整合錯(cuò)誤和界面引腳對(duì)齊問題等新問題。雖然這些問題本身可能容易修復(fù)，但它們確實(shí)會(huì)延長(zhǎng)LVS的運(yùn)行時(shí)間并增加計(jì)算要求，從而阻礙設(shè)計(jì)師的快速迭代。

在如今競(jìng)爭(zhēng)白熱化的芯片市場(chǎng)中，上市時(shí)間（Time-to-market）是很重要的競(jìng)爭(zhēng)力。任何物理驗(yàn)證過程的延誤都可能影響芯片的上市時(shí)間，這不僅會(huì)帶來巨大的經(jīng)濟(jì)損失，還可能對(duì)企業(yè)的整體策略造成打擊。

因此，物理驗(yàn)證工具必須不斷創(chuàng)新和改進(jìn)，進(jìn)一步智能化并提高效率。

理想中的DRC工具應(yīng)該能按制造商的基本規(guī)則自動(dòng)運(yùn)作，迅速評(píng)估設(shè)計(jì)質(zhì)量。當(dāng)設(shè)計(jì)基本合規(guī)時(shí)，它可以順暢地完成剩下的檢查任務(wù)。此外，如果DRC能為設(shè)計(jì)師提供一個(gè)錯(cuò)誤“熱圖”則是極大的加分項(xiàng)，它幫助設(shè)計(jì)師直觀地在數(shù)百萬的小錯(cuò)誤中標(biāo)識(shí)出目標(biāo)問題區(qū)域，使設(shè)計(jì)師能迅速定位并解決問題。

LVS工具應(yīng)當(dāng)能夠準(zhǔn)確地識(shí)別出設(shè)計(jì)中哪些部分是關(guān)鍵，提供一個(gè)自動(dòng)化的方法來迅速定位全芯片LVS運(yùn)行中出現(xiàn)問題的根源。

這些壓力無疑給到了EDA供應(yīng)商，但一旦解決，這也將成為他們的核心競(jìng)爭(zhēng)力。

顛覆傳統(tǒng)，新思科技塑造下一代物理驗(yàn)證

新思科技的IC Validator是一個(gè)專為現(xiàn)代設(shè)計(jì)的物理驗(yàn)證工具，它采用業(yè)界先進(jìn)的分布式處理算法，可擴(kuò)展到超過 4,000個(gè)CPU核，實(shí)現(xiàn)了目前業(yè)內(nèi)領(lǐng)先的超大芯片的物理驗(yàn)證簽收。數(shù)十億個(gè)晶體管的設(shè)計(jì)，一天內(nèi)就可完成設(shè)計(jì)規(guī)則檢查 (DRC)、布局與原理圖對(duì)照驗(yàn)證 (LVS) 以及金屬填充的一次迭代。此外，IC Validator在僅有少量資源的情況下也可以立即啟動(dòng)，在資源增加時(shí)使用更多的資源。

（圖源：新思科技）

近幾年來，新思科技不斷地對(duì)IC Validator進(jìn)行升級(jí)，以滿足日益變化的芯片驗(yàn)證需求。

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Explorer DRC技術(shù)

早在2018年，新思科技就引入了Explorer DRC技術(shù)，為開發(fā)團(tuán)隊(duì)提供了在同一天進(jìn)行DRC檢查的功能，并在SoC整合過程中在幾小時(shí)內(nèi)識(shí)別關(guān)鍵設(shè)計(jì)缺陷。它的性能相比傳統(tǒng)DRC流程大大提高，使運(yùn)行時(shí)間加快五倍，使用的核心數(shù)量減少五倍。這意味著即使設(shè)計(jì)是“不干凈”的，16或32核的CPU也可以在幾小時(shí)之內(nèi)完成一個(gè)典型5nm芯片的DRC驗(yàn)證，幫助流片工程師快速找到主要的設(shè)計(jì)問題并立即開始修復(fù)。

值得關(guān)注的是，新思科技正在嘗試通過云計(jì)算進(jìn)行IC驗(yàn)證，并以DRC作為其測(cè)試場(chǎng)景。這種創(chuàng)新的動(dòng)力來源包括一下幾方面：

（1）面對(duì)成本壓力、不斷縮小的市場(chǎng)窗口以及更好的性能和更多功能的市場(chǎng)需求，本地存儲(chǔ)已成為許多企業(yè)無法承受的負(fù)擔(dān)。在云端進(jìn)行IC設(shè)計(jì)，并實(shí)現(xiàn)計(jì)算資源的彈性擴(kuò)展的時(shí)機(jī)已經(jīng)到來。

（2）單純地為DRC工具增加計(jì)算能力并不能縮短運(yùn)行時(shí)間，因?yàn)樵贗C驗(yàn)證過程中，某些計(jì)算資源可能會(huì)時(shí)常處于閑置狀態(tài)，這導(dǎo)致了資源的浪費(fèi)，增加了企業(yè)成本。

云計(jì)算為現(xiàn)代IC驗(yàn)證提供了有效的途徑。通過云驗(yàn)證，企業(yè)可以輕松地從本地?cái)?shù)百核擴(kuò)展到云端的數(shù)千核。這種方式不僅提供了彈性、靈活性和擴(kuò)展性，還確保了資源的合理利用。同時(shí)，DRC的任務(wù)也能分配到多個(gè)核心上并行執(zhí)行，從而實(shí)現(xiàn)資源的最優(yōu)化，節(jié)約時(shí)間和成本。

新思科技的IC Validator的動(dòng)態(tài)彈性CPU管理與流行的作業(yè)隊(duì)列系統(tǒng)（如LSF和SGE）能夠無縫集成，并可在本地和云端等不同類型的計(jì)算網(wǎng)絡(luò)上使用。例如，在新思科技與臺(tái)積電和微軟的合作中，在云端進(jìn)行的IC設(shè)計(jì)將臺(tái)積電 N3E工藝的驗(yàn)證時(shí)間從約50小時(shí)縮短到不到20小時(shí)，效率提高了65%，同時(shí)成本和CPU使用時(shí)間也比本地減少了25%。如下圖所示。除了所有時(shí)間和成本優(yōu)勢(shì)之外，新思科技的虛擬網(wǎng)絡(luò)（VNET）可以很好的確保云端部署EDA的安全性。

圖片來源：臺(tái)積電

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Explorer LVS技術(shù)

2019年新思科技又推出了Explorer LVS技術(shù)，這也是行業(yè)首款是專為SoC時(shí)代設(shè)計(jì)的現(xiàn)代LVS解決方案。Explorer LVS可以在簽核準(zhǔn)備驗(yàn)收時(shí)的任何時(shí)候使用，以檢查頂層設(shè)計(jì)的完整性。而且使用Explorer LVS可以快速、高效地檢測(cè)到關(guān)鍵問題，使驗(yàn)收工程師無需承受傳統(tǒng)LVS工具的低效率。當(dāng)首次完成全芯片整合后立即運(yùn)行時(shí)，其性能和效益可以達(dá)到最大。

盡管Explorer LVS的主要設(shè)計(jì)目標(biāo)是完整芯片的布局，但它適用于任何大小和復(fù)雜度的設(shè)計(jì)。設(shè)計(jì)越大、越復(fù)雜，其相對(duì)于前一代工具的性能就越好。Explorer LVS包括三個(gè)不同的階段，如下圖所示。

Explorer LVS檢查的3個(gè)階段

（圖源：新思科技）

一旦Explorer LVS對(duì)設(shè)計(jì)執(zhí)行，就會(huì)生成一個(gè)摘要文件，工程師可以使用摘要文件來檢查全芯片設(shè)計(jì)的整體質(zhì)量，以簽署準(zhǔn)備度來衡量。每個(gè)單獨(dú)的錯(cuò)誤都可以通過文本格式的日志文件或交互工具進(jìn)行檢查和調(diào)試。對(duì)于設(shè)計(jì)中的短路的調(diào)試，Explorer LVS的結(jié)果可以立即加載到IC Validator ShortFinder中，以便進(jìn)行快速和簡(jiǎn)便的基于GUI的交互調(diào)試，如下圖所示。

在LVS中調(diào)試設(shè)計(jì)缺陷

（圖源：新思科技）

Explorer LVS可以與全面的LVS完美配合。在典型的流程中，當(dāng)我們?cè)诔醪降牟季趾吐窂揭?guī)劃后進(jìn)行區(qū)塊或模塊設(shè)計(jì)時(shí)，可能會(huì)運(yùn)行全面的LVS，以便在項(xiàng)目早期發(fā)現(xiàn)問題。當(dāng)這些部分組裝成一個(gè)完整的芯片時(shí)，Explorer LVS提供快速的運(yùn)行時(shí)間和直觀的調(diào)試來盡量清理設(shè)計(jì)，然后使用全面的LVS進(jìn)行最終驗(yàn)收。如果在驗(yàn)收前發(fā)生了工程變更訂單（ECOs）或最后一刻的宏/模塊更新，Explorer LVS能確保設(shè)計(jì)的完整性不受損害。如下圖所示，在真實(shí)的客戶設(shè)計(jì)中，與全面的LVS相比，Explorer LVS的運(yùn)行速度最快可提升30倍，且使用的內(nèi)存減少了30倍。

Explorer LVS的實(shí)際性能結(jié)果

（圖源：新思科技）

結(jié)論與展望

隨著半導(dǎo)體技術(shù)的迅猛發(fā)展，面對(duì)日益增長(zhǎng)的挑戰(zhàn)，我們亟需更為先進(jìn)的設(shè)計(jì)驗(yàn)證工具。新思科技在物理驗(yàn)證技術(shù)上的持續(xù)創(chuàng)新，特別是通過Explorer DRC和Explorer LVS，再加上其在EDA云技術(shù)上的探索與突破，可以使芯片工程師更為高效和精確地完成設(shè)計(jì)驗(yàn)證。這不僅確保了產(chǎn)品的卓越質(zhì)量和穩(wěn)健可靠性，而且為當(dāng)下的芯片物理驗(yàn)證流程注入了創(chuàng)新活力。

展望未來，隨著云計(jì)算的普及和技術(shù)的成熟，我們期望EDA工具能夠更加完美地集成到云環(huán)境中，實(shí)現(xiàn)真正的全球協(xié)作和無縫的設(shè)計(jì)驗(yàn)證流程。同時(shí)這就需要像新思科技這樣的EDA廠商繼續(xù)在物理驗(yàn)證技術(shù)上進(jìn)行更深入的研究與創(chuàng)新。這將為整個(gè)半導(dǎo)體產(chǎn)業(yè)帶來更大的效率提升和成本節(jié)約。






審核編輯：劉清