1. ESD的干擾模式

ESD以共模干擾方式對控制器進行干擾，主要有以下幾種形式：

• ESD放電中形成的場耦合，一般發生在接地點良好，但接地位置附近有敏感信號或走線的情況：
• ESD放電電流在接地阻抗路徑中形成噪聲電壓Vnoise干擾敏感設備，一般發生在接地不良，接地阻抗較大的情況；
• ESD放電電流直接注入敏感信號中，一般發生在對pin進行ESD注入實驗的情況。

2. 結構地分析

控制器蓋板接地的結構層次：蓋板緊固彈簧螺釘→金屬螺柱→金屬條→接地固定螺釘→機殼地。PCB過孔無接地銅盤，與金屬條和機殼均無搭接。金屬條與機殼的搭接僅僅通過螺紋進行，搭接不可靠，阻抗大，結構接地詳見圖5所示。

蓋板接地點實物圖

蓋板接地結構示意圖

3. 干擾路徑與等效機理電路分析

（1）蓋板與機殼地間的接地良好工況

當蓋板與機殼地間的接地良好時，阻抗足夠低，與機殼形成等電位搭接，無壓差。

ESD的主要放電路徑為圖6中的①和②，因①的接地物理路徑較近，大部分干擾會從①路徑中流到大地。流過路徑①附近的電流形成的干擾場，會串擾周圍的敏感信號或敏感走線。

圖6 ESD放電路徑示意圖

（2）蓋板與機殼地間的接地不良工況

當蓋板與機殼地間的接地搭接較差時（搭接阻抗較大），ESD放電電流會在搭接點處形成噪聲電壓Vnoise。

噪聲電壓通過蓋板與PCB板件的分布電容，形成干擾電流流過PCB，使得敏感干信號受干擾，參見圖7所示。

圖7接地不良的ESD耦合機理示意圖

4. 干擾噪聲估算

通過接地阻抗測定與接地點變更ESD實驗結果，結合ESD的干擾機理，可以確定控制器為ESD放電電流在接地阻抗路徑中形成噪聲電壓Vnoise ，干擾了內部敏感信號。

（1）PCB與結構件間的分布電容估算

PCB板與蓋板間的分布電容可用以下公式進行估算：

（2）蓋板與機殼間搭接處的噪聲電壓估算

6KV接觸放電的放電電流峰值實測約為24A左右，接觸阻抗為0.3歐姆，電壓約為7.2V。

注：蓋板與機殼間的搭接阻抗為萬用表測試結果，實際的ESD頻段的搭接阻抗值要大于0.3Ω，本文暫以0.3Ω為例進行計算說明.

（3）流過背板的電流

I1=C2πfU=33pF*2*3.14*1.2GHz*7.2=0.25A。

注：為方便計算，ESD頻段擴展到1.2GHz。

（4）流經背板PCB參考地平面的噪聲電壓

Vnoise=I1*Z=0.25A*3mΩ=0.75mV；

注：PCB的鋪地平面阻抗一般為mΩ級別，結合背板的過孔數量，估算PCB鋪地平面阻抗為3mΩ。

（5）流經背板PCB表層走線的噪聲電壓

I2= C2πfU=3pF23.141.2GHz7.2=0.025A（流過通訊指示燈走線的電流）

Vnoise=L*di/dt=300nH*0.025A/(0.8ns)=9.4V。

注：背板表層通訊指示燈為最長走線，長度為20cm左右，走線寬度為10mil，電感量為300nH左右。指示燈走線與蓋板間的分布電容約為3pf。

5. 思考與啟示

• ESD干擾以共模形式串入PCB線路或通過空間場耦合干擾敏感信號，需要解耦分析；
• 對于接地點可靠性的排查，可通過人為改變接地位置進行故障問題的分析；
• ESD抑制的一大手法是接地，要確保放電點與機殼地搭接的可靠性，保證搭接阻抗在ESD頻段范圍內足夠小，不足以形成干擾電壓；
• PCB敏感信號或與敏感信號相關的信號線，避免在表層長距離走線而引起的干擾，無法避免時，注意信號換板連接器附近的濾波處理；
• ESD敏感信號在設計前期需要進行ESD干擾評估，特別是噪聲等級的評估，有利于抑制器件的選型，同時在PCB板進行干擾風險規避是成本最低，效果最好的方法；
• ESD的抑制手段多樣化，除了接地對ESD干擾進行泄放外，還可通過濾波、屏蔽、瞬態抑制、隔離、放電敏感距離控制、采用絕緣類材料阻斷放電等等手段進行抑制，結合設計需求落地；