閂鎖效應簡介

可控管(SCR)是一種PNPN結構，是CMOS工藝的固有結構之一，它由NMOS的有源區、P襯底、N阱、PMOS的有源區構成SCR結構(PNPN結構)，當其中一個三極管正偏時，就會構成正反饋形成閂鎖。閂鎖效應是CMOS工藝所特有的寄生效應，嚴重會導致電路的失效，甚至燒毀芯片。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極管不會處于正偏狀態。

靜電是一種看不見的破壞力，會對電子元器件產生影響。靜電放電(ESD)和相關的電壓瞬變都會引起閂鎖效應（latch-up），是半導體器件失效的主要原因之一。應該看到，如果有一個強電場施加在器件結構中的氧化物薄膜上，則該氧化物薄膜就會因介質擊穿而損壞。很細的金屬化跡線會由于大電流而損壞，并會由于浪涌電流造成的過熱而形成開路。這就是所謂的“閂鎖效應”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。

由于MOS工藝含有許多內在的雙極型晶體管，在CMOS工藝下，阱與襯底結合會導致寄生的n-p-n-p結構。這些結構會導致VDD和VSS線的短路，從而通常會破壞芯片，或者引起系統錯誤。

閂鎖效應原理

如下圖所示，Q1為一垂直式PNP BJT(雙極結型晶體管), 基極(base)是nwell, 基極到集電極(collector)的增益可達數百倍；Q2是一側面式的NPN BJT，基極為P substrate，到集電極的增益可達數十倍；其中，Rwell是nwell的寄生電阻；Rsub是substrate電阻。

原理示意圖

閂鎖效應的產生機理

①以上四元件構成可控硅（SCR）電路，當無外界干擾未引起觸發時，兩個BJT處于截止狀態，集電極電流是C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。
②當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發而導通（通常情況下是PNP比較容易觸發起來），VDD至GND（VSS）間形成低抗通路。之后就算外界干擾消失，由于兩三極管之間形成正反饋，還是會有電源和地之間的漏電，即鎖定狀態。閂鎖效應（latch-up）由此而產生。

閂鎖效應觸發場景模擬

航順HK32MCU的HK32F0系列和HK32F1系列之軟硬件都兼容國外品牌MCU，已大批量應用于各種電子產品中。其工作電壓支持2.0V~5.5V，為了方便模擬觸發閂鎖效應（latch-up），下面幾個應用場景測試條件都是VCC=5.5V的工作電壓。

場景一

測試條件：VCC=5.5V，VCC腳沒有去耦電容，所有GPIO懸空。
測試方法：給VCC快速上電

測試結果：觸發閂鎖效應（latch-up）

分析：如下圖所示，VCC上電速度符合要求，理論不會觸發Latch up，但從上電波形上看，上電后VCC有過沖至6V~7V，甚至更高，推測過沖觸發閂鎖效應（latch-up）。

場景一：VCC波形圖

場景二

測試條件：VCC=5.5V，VCC腳有0.1uF去耦電容，所有GPIO懸空。
測試方法：給VCC快速上電

測試結果：觸發閂鎖效應（latch-up）

分析：VCC上電速度符合要求，但從上電波形上看，上電后VCC有過沖現象，甚至比場景一更嚴重，推測過沖觸發閂鎖效應（latch-up）。

場景二：VCC波形圖

場景三

測試條件：VCC=5.5V，VCC腳有0.1uF+1uF去耦電容，所有GPIO懸空。
測試方法：給VCC快速上電

測試結果：觸發閂鎖效應（latch-up）

分析：VCC上電速度符合要求，但從上電波形上看，上電后VCC仍有過沖至6V~7V現象，和接0.1uF去耦電容差別不大，推測過沖觸發閂鎖效應（latch-up）。

場景三：VCC波形圖

場景四

測試條件：VCC=5.5V，VCC腳有0.1uF+1uF去耦電容，所有GPIO懸空。
測試方法：給VCC快速下電（模擬外部強負載情形）

測試結果：觸發閂鎖效應（latch-up）

分析：VCC電壓快速跌落，形成VCC下沖至過低現象，推測下沖觸發閂鎖效應（latch-up）。由于觸發了閂鎖效應（latch-up）以及設置了200mA限流, VCC無法重新恢復到5.5V。

場景四：VCC波形圖

場景五

測試條件：VCC=5.5V，VCC腳有0.1uF+1uF去耦電容，并串有1歐姆電阻，將某IO口直接接到電源。
測試方法：給VCC快速上電

測試結果：觸發閂鎖效應（latch-up）

分析：上電瞬間，IO口電壓高于VCC，容易觸發Latch up。

場景五：電路圖

以上五種場景都是可能觸發閂鎖效應(latch-up)問題的場景，改善措施及參考原理圖如下：

1. 抑制MCU端VCC在上電或下電瞬間產生過沖或下沖現象，在電源和芯片VCC之間串入1歐姆電阻，并在芯片VCC上加0.1uF和1uF去耦電容。

2.避免默認需要高電平的IO口直接接到電源現象，需要通過1K或以上的上拉電阻上拉至電源。

參考原理圖

通過以上改善措施，測得VCC電源波形如下，由于有電阻和電容的抑制，VCC上沒有出現過沖現象，測試結果完全不會觸發觸發閂鎖效應（latch-up）。

改善后的VCC波形

閂鎖效應預防措施總結

從上述閂鎖效應的產生機理、觸發場景模擬和改善措施的測試結果可以看到，觸發閂鎖效應（latch-up）問題的有很多的因素，要防止閂鎖效應（latch-up），大致有兩方面措施：一是從芯片的角度講，可以通過芯片工藝的改進和設計的優化來消除閂鎖的危險，二是從應用的角度講，可以通過一些預防措施，降低觸發閂鎖效應（latch-up）的幾率，具體如：

1）在輸入端和輸出端加鉗位電路，使輸入和輸出不超過規定電壓。

2）芯片的電源輸入端加去耦電容，防止VCC端出現瞬間的高壓。

3）在VCC和外電源之間加限流電阻，即使有大的電流也不讓它進去。

4）當系統由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟CMOS電路的電源，再開啟輸入信號和負載的電源；關閉時，先關閉輸入信號和負載的電源，再關閉CMOS電路的電源。

來源：航順芯片

審核編輯：湯梓紅