Verilog編碼過程中會存在有規律的代碼，其中不少代碼不適合用for循環實現。如MAC、PCS模塊里就有很多重復有規律的模塊例化，此時使用Perl循環打印能夠提高效率，減少筆誤。

1.腳本原理

將要例化的代碼賦值給變量inputdata，將需要替換的例化模塊數字寫成#b，將信號名稱寫成#a，采用匹配替換的方式將#a和#b替換依次替換成1、2、3

#!/usr/bin/perl 


use strict;
my $inputdata = 
"
clk_mux2  clk_mux2_inst#b
    (
    .clkin0                      (pma_tx_clk#a           ),    
    .clkin1                      (ser_tx_clk#a           ),
    .sel                         (clk_mux_sel            ),
    .clkout                      (ser_tx_clk_out#a       )
    );
";
my $num = 3 ;
foreach (0..$num)
  {
  my  $inputdata_out = $inputdata ;
  $inputdata_out =~ s/#a/$_/eg ;
  $inputdata_out =~ s/#b/$_/eg ;
  print  $inputdata_out ;  
  }

2.腳本的使用

1)復制個代碼保存為rr_print.pl文件中

2)將rr_print.pl放置在Linux環境中的一個目錄下：

3)在terminal終端中設置執行權限：chmod a+x rr_print.pl

4)在terminal終端中執行命令：perl rr_print.pl 本文中的案例很簡單，大家完全可以實現更加復雜的代碼打印，例如使用多個for循環嵌套再加上一些條件判斷，足以滿足大部分日常需求。


審核編輯：湯梓紅