背景知識：

Metal fill - DRC/DFM

Layout中對metal/poly/AA和via等有density的要求（window based max density和min density還有其他）。這其中有DRC的部分，也有DFM的部分，前者是必須要滿足的，否則在你將GDS交付給Foundary之后也是會被打回來的。而后者是出于良率的考量，對于非商用芯片而言不是很重要，甚至也不用做Check。但是對于商用芯片而言，為了減少廢片/降低成本，一般都會在PR階段做一些優(yōu)化以及檢查。

為了滿足這些要求，一般都會在Layout里面添加Dummy/metal fill甚至是Track based metal fill。

對Timing的影響

在28nm以及之前的工藝中，Dummy metal對Timing的影響不是很大，因此一般在PR工具中做完布局布線之后導出GDS，然后進行Layout merge，然后用Calibre對Layout添加Dummy即可。此時不考慮Dummy對Timing的影響重新抽RC進行STA也是可以的。當然Star RC也提供了相應的解決方案，可以考慮Dummy metal來抽取RC，保險起見也可以用這種方法來抽RC重新進行STA對Timing進行Signoff。

在28nm之后的工藝甚至先進工藝里面，用這種方法來添加Dummy就不是特別合適了，因為它們對Timing的影響蠻大的，很多時候需要做Timing aware的Dummy insertion?，F(xiàn)在的ICC/ICC2可以調用ICV做In-design的metal fill insertion，可以enable timing aware，也可以disable。

這里分享一下用Calibre基于layout merge之后的GDS來添加Dummy(包括metal, via, poly, AA等)的流程。

步驟：

在自己的版圖通過了DRC和LVS之后，在Tape out之前，需要依次進行以下操作：

加Seal Ring，檢查DRC，當只剩下AA（有源區(qū)）間距、密度這種錯誤后，做第二步（AA間距問題后邊可以通過加AA的Dummy來解決，同理，密度問題也是）；

用腳本加Dummy，檢查DRC、LVS。

如果是數(shù)字版圖，需要將版圖進行合并（Merge），并導出完整的GDS版圖，最好將GDS的Cell名和GDS名字一樣。打開該版圖，在上面加入border層，且border層的左下角為（0,0），右上角與版圖重合，因為后邊加Dummy就是在該區(qū)域內部加的。將該GDS文件與下面所述的dfm文件放到一個目錄內，并在該目錄下運行以下命令：

calibre -drc -hier xxx.dfm

從Foundry官網(wǎng)上下載Calibre加Dummy的dfm文件，如下圖所示，進行修改，根據(jù)所用工藝層次決定插入那些層次的Dummy。

例如，SMIC 40 nm 1P 8M 2TM工藝，用到的層次如下：

M1 M2 M3 M4 M5 M6 TM1 TM2

V1 V2 V3 V4 V5 TV1 TV2

文件中沒有出現(xiàn)的層次說明不用加Dummy，例如（TV1和TV2）；且設計中沒有用到的層次都設置為NO，例如M7 M8 V6 V7 MTT2

另外一處要修改的地方如右圖所示，primary后邊填寫導出版圖top cell的名字，path是gds的名字。

運行該命令后便會在該目錄內部生成兩個文件，其中一個是dummy的GDS文件。

新建一個庫，導入之前導出的gds版圖以及dummy的版圖

選中頂層Cell進行Copy，然后用instance的方式將dummy加入其中，不要用新建Cell，然后將頂層Cell和dummy都用instance的方式進行例化，因為這樣的話進行LVS，會發(fā)現(xiàn)軟件根本不識別里面在PAD上打的標簽，不認為它們是port，會出現(xiàn)很多LVS錯誤。

同樣，也不能將某些SRAM進行flatten，這樣會平白無故多出來很多port，同樣會出現(xiàn)很多LVS錯誤。

選中那個dummy的instance，點擊q，修改屬性，將原點坐標均改為（0,0）

得到下圖所示，對于規(guī)模很大的Layout，不要顯示全部層次，否則會很卡，甚至軟件會崩潰，直接用這種狀態(tài)做DRC，LVS即可。

對于上面這些復雜的操作，其實我們都可以用Makefile和Calibredrv來完成，且非常方便、簡單。

審核編輯：劉清