高VDS尖峰可能會(huì)導(dǎo)致MOSFET雪崩，進(jìn)而導(dǎo)致器件性能下降和可靠性問題···

電源行業(yè)的主要目標(biāo)之一是為數(shù)據(jù)中心和5G等應(yīng)用中的電源設(shè)備帶來更高的電源轉(zhuǎn)換效率和功率密度。與具有單獨(dú)驅(qū)動(dòng)器IC的傳統(tǒng)分立MOSFET相比，將驅(qū)動(dòng)器電路和功率MOSFET(稱為DrMOS)集成到IC中可提高功率密度和效率。

此外，DrMOS的倒裝芯片技術(shù)通過縮短響應(yīng)時(shí)間和減小芯片與封裝之間的電感，進(jìn)一步優(yōu)化了穩(wěn)壓器的性能(圖1)。

圖1 這是傳統(tǒng)接合線和倒裝芯片技術(shù)之間的比較。資料來源：Monolithic Power Systems

然而，基板和PCB上的寄生電感會(huì)對(duì)漏-源極電壓(VDS)尖峰產(chǎn)生重大影響，這是由于寄生電感與MOSFET輸出電容(COSS)之間的諧振造成的。高VDS尖峰可能會(huì)導(dǎo)致MOSFET雪崩，進(jìn)而導(dǎo)致器件性能下降和可靠性問題。為了防止MOSFET發(fā)生雪崩擊穿，有多種方法可以減輕電壓應(yīng)力。

第一種方法是在DrMOS上應(yīng)用更高電壓的雙擴(kuò)散MOSFET(DMOS)工藝。如果在功率MOSFET設(shè)計(jì)中采用此工藝，由于同一空間內(nèi)并聯(lián)DMOS的數(shù)量減少，DrMOS的導(dǎo)通電阻(RDS(ON))會(huì)更高。

第二種方法是使用緩沖電路來抑制電壓尖峰。然而，這種方法會(huì)導(dǎo)致緩沖電路產(chǎn)生額外的損耗。此外，添加緩沖電路可能無法有效降低MOSFET的VDS尖峰，因?yàn)橐鹬C振行為的雜散電感主要集成在DrMOS的封裝中。

當(dāng)嘗試提高穩(wěn)壓器效率并減少M(fèi)OSFET的電壓尖峰時(shí)，上述權(quán)衡的方法可能會(huì)導(dǎo)致難以量化和優(yōu)化寄生電感對(duì)PCB和基板的影響。

本文將首先討論寄生電感的建模。接下來，在SPICE仿真工具中應(yīng)用等效寄生電路模型來預(yù)測VDS開關(guān)尖峰。實(shí)驗(yàn)結(jié)果將用于驗(yàn)證寄生模型的可行性。

DrMOS上的寄生電感建模

為了模擬寄生電感，我們構(gòu)建了DrMOS和PCB的3D結(jié)構(gòu)以進(jìn)行仿真分析(圖2)。材料、堆疊信息和PCB以及封裝層厚度等參數(shù)對(duì)于建模準(zhǔn)確性至關(guān)重要。

圖2 DrMOS和PCB的3D建模結(jié)構(gòu)可用于獲取寄生電感。資料來源：Monolithic Power Systems

對(duì)PCB和DrMOS進(jìn)行3D建模后，可以通過ANSYS Q3D提取器對(duì)寄生電感行表征和獲取。由于本文重點(diǎn)關(guān)注MOSFET的VDS尖峰，因此主要的仿真設(shè)置是電源網(wǎng)絡(luò)和驅(qū)動(dòng)器網(wǎng)絡(luò)上的寄生參數(shù)。

當(dāng)考慮從Q3D提取器獲得的寄生分量時(shí)，可以在不同頻率條件下選擇寄生電感矩陣(包括DrMOS上每個(gè)網(wǎng)絡(luò)的自項(xiàng)和互項(xiàng))。由于高側(cè)MOSFET(HS-FET)和低側(cè)MOSFET(LS-FET)上的VDS諧振頻率在300MHz至500MHz之間，因此采用300MHz條件下的寄生電感矩陣進(jìn)行進(jìn)一步的行為模型仿真。

SPICE上的行為模型仿真

從Q3D導(dǎo)出等效寄生元件模型后，PCB上不同類型去耦電容的影響將被考慮在內(nèi)。由于在多層陶瓷電容器(MLCC)上施加直流電壓后電容會(huì)衰減，因此必須考慮每個(gè)MLCC在特定直流電壓偏置條件下的等效電路。每個(gè)考慮因素都應(yīng)基于MLCC的工作電壓。圖3顯示了SPICE上行為模型仿真的電路配置。

圖3 可以使用行為模型仿真來配置電路。資料來源：Monolithic Power Systems

表1顯示了基于圖3所示原理圖的仿真和測量條件。

表1 數(shù)據(jù)為實(shí)驗(yàn)測試臺(tái)的結(jié)果。資料來源：Monolithic Power Systems

優(yōu)化寄生電感

要在不影響效率的情況下抑制VDS尖峰，優(yōu)化PCB和封裝上的寄生電感至關(guān)重要。借助先進(jìn)的封裝技術(shù)，可以將輸入電容器集成在封裝中，以縮短去耦路徑(圖4)。在封裝內(nèi)并聯(lián)嵌入式電容可以有效降低DrMOS上的等效寄生電感。

圖4 具有嵌入式電容器的3D DrMOS結(jié)構(gòu)優(yōu)化了VDS尖峰。資料來源：Monolithic Power Systems

表2顯示了在DrMOS上使用不同去耦電容器配置時(shí)的等效寄生電感和VDS尖峰。

表2 顯示了不同電容器配置下的等效寄生電感和VDS尖峰。資料來源：Monolithic Power Systems

如表2中的仿真結(jié)果所示，不僅等效寄生電感降低，而且MOSFET上的VDS尖峰也得到抑制。此外，由于MLCC的低ESR特性，嵌入式輸入電容器不會(huì)產(chǎn)生額外的功率損耗。因此，可以添加不同的嵌入式輸入電容器來減少DrMOS應(yīng)用中的寄生電感。

帶有嵌入式電容器的DrMOS

本文解釋了寄生電感對(duì)VDS開關(guān)尖峰的影響，以及防止VDS開關(guān)尖峰導(dǎo)致MOSFET雪崩擊穿的幾種方法。為了量化寄生電感對(duì)VDS開關(guān)尖峰的影響，首先引入了寄生電感建模，然后提出了SPICE上的行為建模。

通過SPICE獲得的結(jié)果與MP87000-L等DrMOS解決方案的實(shí)驗(yàn)結(jié)果非常吻合，這意味著該行為模型可以準(zhǔn)確預(yù)測MOSFET上發(fā)生雪崩擊穿的風(fēng)險(xiǎn)。

為了有效抑制VDS尖峰而不需要任何權(quán)衡取舍，在封裝中引入了嵌入式電容器。行為模型仿真證實(shí)，這些電容器可以降低等效寄生電感，從而降低VDS尖峰，而不會(huì)產(chǎn)生額外損耗。

審核編輯：劉清