本文提出了一種基于逐次逼近的壓阻式加速度計低功耗CMOS接口電路。該接口電路包括放大器、累加器、比較器、雙向可逆計數器、鎖存器、啟動控制邏輯和D/A轉換器。該電路通過電流傳感結構檢測壓電電阻的變化，并使用一個簡單的一階delta-sigma調制器將產生的輸入電流轉換為輸出數字位流。

仿真結果表明，該電路在單電源3.3 V運行的情況下，可以達到60 dB的信噪比，非線性誤差小于0.25%。該電路適用于單片機CMOS智能傳感器。

接口電路結構

接口電路總框架如下：

它通過二階逐次逼近校準傳感器的零點偏移。整個電路由放大器、累加器、比較器、雙向可逆計數器、鎖存器、啟動控制邏輯和D/A開關組成。當電路處于初始狀態時，輸入差分信號，放大的零漂移電壓與D/A開關的輸出校正電壓輸入到累加器。因為D/A開關在這里作為反饋網絡，其輸出極性與儀表放大器的輸出極性相反，將二者相加可以消除零點漂移。

雙向計數器根據比較器的輸出結果進行加減運算。從而相應地增加或減少雙向計數器的八位數輸出轉換而來的電壓。通過重復上述過程，累加器的輸出電壓將逐漸接近電路的中心電壓。然后啟動控制邏輯單元，使鎖存器保持當前數字信號，完成零點漂移校正。

電路啟動后，八位雙向可逆計數器處于原始狀態，輸出為00000000。這個輸出被發送到D/A開關后的鎖存器。D/A開關VREF的參考電壓為1.65 V。儀表放大器和D/A開關的輸出電壓相減。得到的值與電路的中心電壓同時輸入比較器進行比較。

如果輸出電壓較大，比較器輸出為1，雙向計數器為減法模式，輸出為11111110;如果中心電壓較大，比較器的輸出為0，雙向計數器為加法模式，輸出為00000001;計數器的數字輸出在鎖存器后發送到D/A開關。如果累加器的輸出電壓高于中心電壓，計數器再減1，輸出11111101;否則輸出00000010。通過反復使用這種方法，逐步達到消除零點漂移的目的。

校正精度定義如下：

為了提高校正精度，我們需要提高D/A轉換器的比特數，降低加法器的電壓反饋增益。

如果將8位D/A轉換器輸出作為反饋輸出，其最大輸出范圍為0.5 ~ 1.5 VREF，則檢測信號增益為25，儀表放大器最大輸出偏移量為1 V，則D/A轉換器輸出反饋增益應大于30.3。假設D/A變換器輸出反饋增益為30.3，理論校正精度為215 mV。為了實現系統的增益和最佳的校正效果，需要對一次電路進行校正和放大，因此需要設計第二階段的偏移校正電路。

第二階偏置校正電路與第一階電路拓撲相同，使用10位D/ a轉換器和計數器。假設加法器的檢測信號增益與第一階輸出偏移210 mV，則第二階D/A轉換器反饋增益應大于2.6。假設反饋增益為2.66，理論上的零偏移校正精度可以達到4.3 mV。

假設儀表放大器增益為2，工作電壓為3.3 V，一級電路增益為25，二級電路增益為10，輸入偏置為500 mV。壓阻式微加速度計接口電路的瞬態仿真結果如下圖所示。

可以看出，儀表放大器輸出電壓為0.65091 V，零偏移量為0.99909 V。通過第一階段偏移校正電路，偏移量從500mv下降到143.5 mV。通過第二電路的偏移量減小1.9 mV，實現了傳感器的零偏移校正。

仿真得到的校正精度與理論計算結果不完全一致。其原因是D/A轉換器的微分非線性(DNL)。仿真結果的理論精度誤差為0.370，小于DNL/LSB = 0.704，仿真結果滿足設計要求。

主電路模塊設計與仿真結果

1、運算放大器的設計與仿真

運算放大器在系統性能中起著重要的作用。由于電橋結構傳感器的放大幅度較大，對放大器的噪聲限制好、低偏置電壓是理想的。為了保證系統的線性，運算放大器必須有足夠高的增益。此外，還需要考慮集成系統的總功耗。帶電容-乘法器頻率補償的三級運算放大器滿足上述要求。它可以有效地避免典型的兩級運算放大器的低直流增益和高功耗，帶電容-乘法器頻率補償的三級運算放大器的原理圖如下所示。

運算放大器的仿真結果表明,當負載電容是10 pF時,開環增益是120分貝,單位增益帶寬為1.699 MHz,補償電壓是0.3 mV,回轉率是1.625 V /μs。電源電壓3.3 V,電流只有100μA。

2、啟動控制邏輯單元的設計與仿真

電路在運行過程中逐漸接近系統零點，對零點偏移量進行校正。接近零后，輸出波形以方波抖動作為計數器的最低頻率，最大值與最大值為比較器偏置電壓的兩倍。為了降低系統的功耗，在完全完成逐次逼近后，關閉僅用于重置系統的比較器、計數器和D/A開關。啟動控制邏輯器后，電容C1開始充電。當延遲結束時，電壓電平反轉。對施密特觸發器進行防震處理后，輸出控制級Vcrl。控制電平翻轉后，電路觸發鎖存器鎖存輸出，切斷計數器和比較器的電源，降低系統的功耗。

啟動控制邏輯電路仿真結果如下。延遲時間可以通過調整R1、C1的s值來改變。由于輸入偏移量無法確定，所以延時時間應大于一個完整的計數周期。第二階段校正電路的延時時間應大于第一階段校正電路控制邏輯電路的延時時間，但時間差應大于第二階段校正電路的計算器完成一個完整計數周期的時間。

3、D/A開關的設計與仿真

D/A變換器不僅將雙向計數器的結果轉換為相應的電壓輸出，而且在鎖存器關閉的對應計數器處保持電壓恒定。由于電容式D/A變換器存在基片泄漏等因素，導致輸出電壓長期保持不變，需要使用電阻型或晶體管電流源來實現。與傳統電阻型D/A變換器相比，采用鎖存器的R-2R梯形電阻網絡結構，節省了大量空間，易于實現。下圖為具有R-2R梯形電阻網絡結構的D/A變換器。

8位D/A轉換器的仿真結果如下圖所示。輸出范圍為0.8467~2.4752 V，對應最小比特數的電壓變化為LSB = VREF/2N = 1.65/256 = 6.4453 mV，微分非線性為+DNL = 0.704 LSB, DNL = 0.252 LSB。DNL是D/A變換器中理想值與最大值之間的輸出電平差，影響校正精度。

4、雙向可逆計數器設計與仿真

同步可逆二進制計數器結構如圖6所示。當控制信號X為1時，FF1FF8中的J和K分別與下觸發器的Q端相連進行加法計數;當控制信號X為0時，FF1FF8中的J和K分別與下觸發器的Q端相連進行減法計數，實現可逆計數功能。

下圖顯示了計數器輸出從11111111更改為00000000。當計數器輸入較低時，時鐘頻率為21.74 kHz。

5、比較器的設計與仿真

過零比較器電路如下圖所示。比較器采用二級開環結構，采用推挽逆變器提高了擺頻，但增加了輸出延遲。

開環瞬態響應和100 pF負載電容比較器的幅頻特性如圖12 所示。比較器年代傳播延遲是358 ns,轉換速度是+ 3.6 V /μs和5.15 V /μs,補償電壓約為15μV,開環增益為88.793 dB,其準確性為：