盡管設計和驗證很復雜，SERDES 已成為 SoC 模塊不可或缺的一部分。隨著 SERDES IP 模塊現已推出，它有助于緩解任何成本、風險和上市時間問題。

如今，PCI Express、HDMI 和 USB 等鏈路已無處不在。但20年前可不是這樣的。過去 20 年，串行鏈路應用的數量呈爆炸式增長。本文試圖解釋為什么串行鏈路（以及支持串行鏈路的 SERDES）變得如此流行。它將嘗試解釋一些使串行鏈路無處不在的基礎技術，以及為什么 20 年前情況并非如此。

我的職業生涯始于 20 世紀 90 年代末，就在串行器/解串器 (SERDES) 革命之前。在本文中，我將展示我所研究過的一些 SERDES 的示例，并使用這些示例來幫助解釋設計和技術社區在過去二十年中取得的進展（圖 1）。

1. 該圖展示了 SERDES 在我職業生涯中的演變。

起源與演變

SERDES 具有光纖和同軸鏈路通信的背景。當然，原因很明顯——串行發送字節而不是并行發送字節限制了電纜的數量！對于一根或幾根電纜，最大化電纜的吞吐量是最重要的。SERDES 面積和功率是次要考慮因素。

在 20 世紀 80 年代中期，串行鏈路的數據速率在很大程度上是由電信需求 (SONET) 驅動的。在此期間，以今天的標準來看，對 OC-1 和 OC-3 的要求并不高（51.84 Mb/s、155.52 Mb/s）。OC-24 需要高于 1 Gb/s (1244.16 Mb/s) 的線路速率，這得到了 1990 年左右雙極和砷化鎵 (GaAs) 工藝中最先進電路的支持。

20 世紀 90 年代末，當我的職業生涯開始時，恰逢 SERDES 歷史上的一個重要時刻：OC-24 (2488.32 Mb/s) 可用，人們正在規劃大約 10Gb/s 的 OC-192。幾年后（2000 年代初期），通過 10 Gb/s 線路速率的 10 Gb 以太網成為現實（與 XAUI 不同，XAUI 使用四個通道進行 10 Gb/s 聚合）。

另一個重要的發展已經開始——SERDES 越來越多地用于 PCB 和背板上的芯片間通信，以取代并行鏈路。這一發展將使 SERDES 從重要的長距離通信電路轉變為關鍵的 SoC 組件。也許最重要的例子是 PCIe，它于 2002 年左右推出，速率為 2.5Gbps，并在 2000 年代中期開始流行。

各種串行數據標準的推出以及 SERDES 研究的現狀如圖 1所示。他們包括：

光傳輸：OC-192、OC-768、SONET

內部 PC：PCIe 1-5

存儲：光纖通道、SATA、SAS

串行總線：USB、Thunderbolt

視頻顯示：DisplayPort、HDMI

網絡：SGMII、1 Gb 以太網、10 Gb 以太網、25/100 Gb 以太網

正如預期的那樣，線路速率一直在以指數速度增長。在各個類別中都可以看到同樣的效果，其中光傳輸領先于其他類別。該圖僅包含 NRZ (PAM2) 標準。PAM4 標準正在以 50 Gb/s 左右的線路速率出現。

為了了解支持 SERDES 發展的電路級創新，我使用 IEEE 的 Xplore 數字圖書館查詢了國際固態電路會議 (ISSCC) 出版物，生成了涵蓋“時鐘和數據恢復”和“SERDES”的 ISSCC 出版物列表。然后數據集細分為：

技術類型：CMOS 和非CMOS（雙極、biCMOS、HBT 等）

幾何形狀：65 nm、4 0 nm、7 nm等

信令：PAM2、PAM4

組織出版：工業、學術

使用該數據集，根據出版年份繪制行率（圖 2）。據估計，電路的設計大約比發布提前一年。然而，這些出版物的工業應用可能會比該出版物晚幾年。

2. 行率是根據出版年份繪制的。

該圖顯示，雙極、biCMOS 和 HBT 技術在 2005 年之前廣泛發表，但 2005 年之后很少發表。這些 2005 年之前的出版物描述了推動光網絡應用的技術，其中線路速率最重要，而功率/形狀因數/整合是次要考慮因素。

對于具有更高容量的 SERDES 應用（例如 PC、存儲、視頻顯示和網絡），關鍵不僅僅是線路速率。重要因素是成本、功耗、外形尺寸以及與大型數字核心的集成。

圖 3中的圖是通過按學術和工業出版物以及 NRZ/PAM2 與 PAM4 信號對 ISSCC 數據進行排序而生成的。需要注意的一件事是，高于 28 Gb/s 線路速率的出版物傾向于 PAM4，而低于 28 Gb/s 的出版物幾乎沒有 PAM4。這與串行數據標準的預期未來方向非常吻合。

3. 該圖是通過按學術和工業出版物以及 NRZ/PAM2 與 PAM4 信號對 ISSCC 數據進行排序而生成的。

圖 4顯示了線路速率與所使用的 CMOS 幾何結構的關系。可以看出 CMOS 幾何結構和線路速率之間存在相關性。例如，在 90 nm 以下，大多數出版物都大于 10 Gb/s。此外，由于 NRZ/PAM2 SERDES 之外需要高集成度（ADC、DSP）以及 CMOS 技術的高帶寬要求，PAM4 系統在 28 nm 以上的開發或發布并不普遍。

4. 線路速率與所使用的 CMOS 幾何結構。

學術機構中明顯缺乏 PAM4 出版物。這部分是由于所使用的搜索條件造成的。有一些與 PAM4 組件相關的學術出版物，但由學者完成的完整 PAM4 收發器卻很少。對此的一種可能的解釋是 PAM4 系統（ADC、DAC、DSP、PLL、CDR 等）非常復雜。另一種可能的解釋是先進 CMOS 幾何結構（例如 7 nm 和 14/16 nm）的成本和獲取途徑。

將串行鏈路出版物的數據集與串行數據速率標準相結合，得出圖 5中的圖。可以看出，ISSCC 上的先進 CMOS 電路設計出版物在從網絡到顯示器的大容量串行數據標準方面引領了幾年。PAM2 CMOS 研究使 PCIe1 到 PCIe5（32 Gb/s）、28 Gb/s 以太網線路速率等成為可能。

5. 組合串行鏈路出版物的數據集和串行數據速率標準來創建該圖。

SERDES的優點

引腳數和通道優勢

SERDES 最明顯的優點是減少了引腳數和電纜/通道數。對于早期的 SERDES，這意味著可以通過同軸電纜或光纖發送字節數據。

對于現代 SERDES，另一個優點是能夠通過一對差分信號引腳而不是 8、16、32 或 N 個數據引腳和時鐘引腳發送數據字節。由于更小的封裝和更密集的 PCB，序列化的這一方面可以節省成本。具體優勢取決于芯片成本、封裝成本、PCB 成本、PCB 擁塞和其他因素。

距離優勢

在過去的十年中，SERDES 跨 PCB 和背板長距離傳輸的能力幫助它們到達了許多新領域。

從基本的微波設計中，我們知道，當飛行時間小于上升/下降時間時，傳輸線看起來像一個“集總元件”。對于具有 GPIO 的并行接口，上升/下降時間通常不少于幾納秒。這將典型 PCB 上并行無端接接口的工作距離設置為約 30 厘米。終止并行總線會增加覆蓋范圍；然而，這會增加大量的功率，并使功率效率急劇惡化（圖6）。

6. 雖然端接并行總線增加了覆蓋范圍，但電源效率卻急劇下降。

SERDES 接口通常通過兩端（TX、RX）終止的受控阻抗傳輸線進行傳輸。這使得比特能夠快速傳輸，而不用擔心反射。當然，為了快速串行傳輸，涉及到許多額外的復雜性——串行器、解串器、TX PLL、RX CDR、前饋均衡、接收均衡等。

動力優勢

直到最近，SERDES 才相對于串行數據總線具有功耗優勢。理想并行總線消耗的功率是用于對 TX 和 RX 電容以及走線電容充電和放電的功率。當考慮 10、20 或 100 cm 的距離時，FR4 上的走線電容可能很大。

根據第一原理，我們知道 LVCMOS 鏈路的功率為 ~C*V^2*f。就數據而言，頻率是總比特率的二分之一乘以轉換密度。轉換總數以及功率與一階所需的通道數量無關——通道越多，每通道的轉換越少。對于 1 Gb/s 鏈路，10 cm 到 1 m 的距離可能需要 8-16 個通道。對于 10 Gb/s 鏈路，1 m 可能需要 120 個通道，這是非常不切實際的！

圖 7顯示了 20 世紀 90 年代至今不同電壓的并行 LVCMOS 鏈路的功耗與 SERDES 消耗的功耗。可以看出，現代SERDES對于更長的距離具有功率優勢，但功率優勢并不明顯。

7. 將不同電壓的并行 LVCMOS 鏈路的功耗與 20 世紀 90 年代至今的 SERDES 消耗的功耗進行比較。

SERDES 真正在功率方面表現出色的是更高的數據速率。圖 8顯示了 2010 年代中后期不同電壓的并行 LVCMOS 鏈路的功耗與各種生產 28 nm SERDES 消耗的功耗。可以看出，現代 SERDES 在幾乎所有距離上都保持功率優勢。對于功率優化的 SERDES，功率優勢在所有距離上都是巨大且明顯的。

8. 將不同電壓的并行 LVCMOS 鏈路的功耗與 2010 年代中后期各種生產的 28 nm SERDES 的功耗進行比較。

當然，隨著工藝技術的進步，SERDES 的功耗優勢不斷增強。

SERDES 演變的看法

我的職業生涯始于惠普分立 SERDES ASIC 開發團隊。HDMP-1638 是我最早開發的產品之一。該專用集成電路由于安捷倫是從 HP 分拆出來的，因此具有“Agilent”標簽而不是“HP”標簽。

9. 我開發的第一個產品是 HDMP-1638 ASIC。

該芯片的規格在當時具有競爭力，銷量也不錯。所以我相信這是 20 到 25 年前工業 SERDES 的合理基準。

該部件采用雙極工藝設計。它的線路速率為 1.25Gbps，支持千兆位以太網 (802.3z)、1000Base-X Gb/s 光纖以太網。

HDMP-1638的功耗約為1W，其中包括外部并行接口——畢竟是SERDES芯片！該芯片的功耗（不包括并行接口）估計為 650 mW，即大約 500 pJ/位。稍后我們將回到功率效率（以 pJ/bit 為單位）與最新的 SERDES 進行比較。

自 2006 年以來，我一直在Silicon Creations幫助開發先進節點中的低功耗 SERDES。近年來，Silicon Creations 一直在開發 SERDES，傳輸速度高達 32 Gb/s，功率效率低至 2.5 pJ/bit。

將這些 SERDES 與 20 年前的 SERDES 的速度和功率效率進行比較：

速度提高 25 倍

電源效率提高 200 倍

同樣，許多因素促成了這種改進，包括技術的巨大進步、電壓縮放，當然還有良好的設計。

SERDES 挑戰

如上一節所述，SERDES 在功耗、引腳數和范圍方面具有引人注目的優勢。SERDES 的缺點是與 SERDES 相關的復雜性和成本。

復雜

對于低數據速率，至少需要良好的 TX PLL、RX CDR、TX 驅動器和 RX 前端。其中每一個都是復雜的模擬子系統。設計這些模塊和整個 SERDES 系統需要熟練的模擬/混合信號設計團隊來完成。這些塊（以及復雜的數字控制）包括：

良好的 TX PLL：需要該模塊從典型的 25 至 100 MHz 參考時鐘產生典型的多千兆赫時鐘，并具有非常低（約 1 ps 或更好）的長期抖動。

良好的 RX CDR：該塊是一個復雜的控制環路，用于跟蹤輸入數據的平均相位，盡管鏈路上存在任何噪聲、失真或串擾。這通常通過復雜的相位旋轉器或 CDR 驅動的 PLL 來完成。

TX 線路驅動器：該模塊將串行數據轉換為典型的 50Ω 差分信號，通常帶有前導和后光標強調。

RX 均衡器：該塊嘗試使用連續時間均衡器或 DFE 或兩者來均衡高速通道效應。通常需要自動增益控制 (AGC) 電路來促進均衡。RX 均衡器通常包括作為狀態機邏輯或軟件的自動校準例程。

高速串行器和解串器邏輯

上面列出的所有模塊都需要經驗豐富的設計團隊花費大量的設計時間（長達許多人年）。隨著數據速率 (Gb/s) 的上升和效率需求 (pJ/bit) 的增長，SERDES 的復雜性和成本也隨之增加。隨著可靠性要求的提高，必須運行和分析越來越多的老化和電遷移模擬，這進一步推高了成本。

本文的主要重點是 PAM2/NRZ SERDES。PAM4 系統提供了每個引腳更高帶寬的替代方案，但通常會以比 PAM2/NRZ 系統進一步增加芯片面積、功耗和復雜性為代價。

幸運的是，SERDES 已作為 IP 模塊廣泛使用。因此，系統公司可以從領先的 IP 設計提供商處獲得經過驗證的設計許可。這樣，復雜性就由專門的設計團隊來處理，研發成本可以在多個芯片、項目甚至行業之間分擔，有助于降低成本。

成本

SERDES 的主要費用源于設計（許多設計人員花費了很多年的時間）和驗證，但諸如芯片面積和 PCB 面積等次要考慮因素也很重要。

PMA 級別的 SERDES 驗證通常由設計團隊或設計團隊的子集處理。在系統級別，驗證可能相當復雜，尤其是對于 PCIe 等標準。

對于復雜的串行標準，需要測試平臺（典型的是System Verilog）從物理層（包括PMA和PCS）、數據鏈路層、事務層和設備層驗證系統。涵蓋這些級別的驗證通常會檢查協議、模式、協商、錯誤注入和恢復等。驗證通常也需要多個人月，并且經常涉及第三方驗證IP（VIP）。

在芯片上，SERDES 可能比并行接口更便宜或更昂貴。根據工藝節點的不同，SERDES 每通道的功耗大約為 0.15 至 0.5 mm2。并行接口可以比這小得多，但需要更多的 I/O。因此，根據芯片是 I/O 限制還是引腳限制，SERDES 可能會導致比并行接口或多或少的芯片成本。

在封裝和 PCB 級別，SERDES 可以減少引腳和跡線數量。因此，它們應該可以實現更小、成本更低的封裝和 PCB 設計。然而，由于高速控制阻抗（例如，50Ω）跡線的復雜性，使用SERDES設計封裝和PCB可能更加困難，因此比使用較慢并行接口的PCB更昂貴。

結論

在過去的 20 年里，SERDES 從光學和網絡電路轉變為我們周圍的電路——從我們的手機到筆記本電腦和電視，再到數據中心等等。

PCIe 大約于 2002 年推出，線路速率為 2.5 Gb/s。此后，設計改進和 CMOS 工藝改進使線路速率提高了約 20 倍（從約 2.5 Gb/s 提高到約 50 Gb/s），功率效率（pJ/位）提高了約 200 倍。

審核編輯：劉清