對于PLL小白而言，往往從VCO開始，因為慣性認為VCO的噪聲最難優(yōu)化，有時為了簡化（偷懶）會忽略Divider、Refclk、甚至PFD+CP上的噪聲，但對于時鐘要求很高的場合會摳每個模塊的噪聲，這種做法并不可取。

之前跟大家分享的PLL噪聲優(yōu)化技術(shù)中提到的Xilinx54fsrms Jitter帶內(nèi)噪聲是通過16nm FinFET工藝和功耗（45mW）以及超低參考時鐘Jitter（-145dBc/Hz@ 1MHz）換來的，拼的是工藝而且對參考時鐘抖動要求非常高，Xilinx用在自家成熟的FPGA產(chǎn)品中，側(cè)重的是性能并不care功耗甚至成本。

Samsung用在自家5G蜂窩移動通信中的PLL^[1]^，采用28nmBulk工藝Jitter做到了75fsrms，采用SamplingPhase Detector（SPD）技術(shù)實現(xiàn)帶內(nèi)噪聲的優(yōu)化。Xilinx在文獻[2]中也采用了這種技術(shù)，SPD開啟后帶內(nèi)噪聲最大優(yōu)化了13.4dB。

本期跟大家聊聊SPD如何降低帶內(nèi)噪聲及其工作原理，希望對大家有所啟發(fā)。

1. 為什么要引入SPD

PLL噪聲可分為帶內(nèi)和帶外兩部分，帶外噪聲由VCO占主導，帶內(nèi)噪聲由Refclk、Divider、PFD+CP占主導。傳統(tǒng)電荷泵PLL中帶內(nèi)噪聲主要由PFD+CP貢獻，由于分頻器的作用，噪聲會被放大N^2^倍到輸出且PFD鑒相死區(qū)的存在使PFD+CP本身噪聲貢獻也會比較大。所以在通常情況下，傳統(tǒng)電荷泵PLL帶內(nèi)噪聲一般很難優(yōu)化。在超高頻RFIDPLL中將環(huán)路帶寬做的很小，來抑制帶內(nèi)噪聲，但這會增加鎖定時間且VCO噪聲無法被充分抑制，芯片面積也會增加。

SPD即采樣鑒相器，也有SSPD（Sub-SamplingPhase Detector）即亞采樣鑒相器兩者都是基于采樣原理，區(qū)別在于SSPD是用refclk直接采樣VCO輸出（低采高，所以稱為亞采樣），SPD是用refclk采樣VCO經(jīng)N分頻后的fbclk。

參考文獻[3-5]給出的亞采樣鎖相環(huán)（SSPLL）結(jié)構(gòu)如圖1所示，可以在帶寬較大時實現(xiàn)低帶內(nèi)噪聲。SSPLL由采樣環(huán)和鎖頻環(huán)（FLL）構(gòu)成，在環(huán)路鎖定時，僅有采樣環(huán)工作，由于分頻器不參與環(huán)路工作，SSPD和CP噪聲不會被放大N^2^倍且鑒相器分辨率也很高。

Fig1. SSPLL結(jié)構(gòu)框圖

2. SPD****原理

圖2給出了SPD結(jié)構(gòu)及時序圖，VCO輸出頻率被ref采樣，采樣后的輸出電壓為Vsam。假設(shè)VCO輸出信號直流電平為V DC ，VCO輸出信號與ref信號對齊且二者頻率剛好是整數(shù)倍，采樣電壓Vsam恰好等于V DC ，相位鎖定；VCO信號與ref有相位偏差時，Vsam就會偏離V DC 。

Fig2. SPD結(jié)構(gòu)及時序圖

3. SPD和SCP

**3.1 **亞采樣結(jié)構(gòu)

圖3給出了亞采樣PD和CP結(jié)構(gòu)，其中sspd用于采樣保持ckp和ckn在refclkp上升沿時刻的DC值，pulser產(chǎn)生一個小脈寬用于控制sscp開啟時間，sscp將采樣得到的電壓差轉(zhuǎn)換成電流灌入后級的濾波器。pulser中添加反相器對（圖中紅色方框），可以減小反相器與傳輸門之間的延時失配，從而得到匹配性更好的單端到差分的轉(zhuǎn)換。

Fig3. 亞采樣PD和CP結(jié)構(gòu)

文獻[4]給出了sspd和sscp的級聯(lián)增益：

A ss =2g m *A VCO *T pul /Tref

其中g(shù)m為sscp輸入管的跨導，Avco為VCO輸出擺幅，Tpul為pul脈寬，Tref為ref周期。

isscp輸出端加10pF負載時控制電壓（vctrl）波形如圖4所示，其中td為refclkp和ckp的相差，可見亞采樣PD和CP可分辨出20fs（-500f~500f，掃描50個點）甚至更低的相差。

Fig4. 亞采樣PD和CP仿真結(jié)果

3.2 Xilinx SPD****結(jié)構(gòu)

Xilinx SPD結(jié)構(gòu)如圖5所示 ^[2]^ ，與之前結(jié)構(gòu)的區(qū)別是該結(jié)構(gòu)ref時鐘采樣的是VCO N分頻后的div。

Fig5. XilinxSPD結(jié)構(gòu)

PLL測試結(jié)果如圖6所示，可見SPD開啟后帶內(nèi)噪聲優(yōu)化了13.4dB，RMS Jitter優(yōu)化了230fs。

Fig6. XilinxSPD結(jié)構(gòu)RMS Jitter測試結(jié)果 @ 18GHz

3.3 Samsung SPD****結(jié)構(gòu)

Samsung SPD結(jié)構(gòu)如圖5所示 ^[1]^ ，采用VCO N分頻后的CLKFB采樣refclk插值后的時鐘。

Fig7. SamsungSPD結(jié)構(gòu)