過去，分析師、顧問和許多其他專家試圖估算采用最新工藝技術實現的新芯片的成本。他們的結論是，到了 3nm 節點，只有少數公司能夠負擔得起——而當他們進入埃范圍時，可能沒有人可以支付了。

過去一段時間的幾個流程節點發生了很大變化。越來越多的初創公司正在成功構建先進節點芯片，但其成本遠低于那些被高調引用的數字。這些數字的背后是芯片設計和制造方面的一些廣泛的變化。他們之中：許多先進節點芯片要么是用于人工智能/機器學習的高度復制的乘法累加處理元件陣列。與將不同組件集成到單個芯片上相比，這些相對簡單，需要針對熱問題、噪聲以及各種用例和應用來表征它們。

自這些早期估計產生以來，先進封裝已成為主流，它允許芯片制造商將在不同工藝節點開發的芯片或小芯片捆綁在一起，而不是試圖將模擬功能推向 5 納米及以上，這既昂貴又無益。

過去，遷移到最新節點可確保性能和功耗的市場領先地位。現在已不再是這種情況。成熟節點的改進以及涉及硬件和軟件的架構變化使許多芯片制造商能夠推遲遷移到最新節點，至少直到這些流程足夠成熟且具有成本效益。

早期預估的一大問題是它們是對當時可用的最佳數據的推斷。主要來源是 2016 年逐步淘汰的國際半導體技術路線圖。在接下來的幾年里，芯片設計和制造的基本原理發生了巨大變化。

例如，許多人認為所有新芯片都會填滿標線，并且設計的尺寸和復雜性將繼續增長。在某些情況下，復雜性確實增加了，遠遠超出了將所有最新功能安裝在單個掩模版上的程度。但其中許多新功能是使用最新工藝幾何形狀和已建立的工藝節點的組合來開發的。在其他情況下，封裝中處理元件的數量增加了，但復雜性實際上下降了。

軟件是另一個定義要素。并非所有軟件都需要從頭開始開發。此外，還有大量適用于 Arm、NVIDIA 以及越來越多的 RISC-V 設計的現有工具和生態系統。幾乎所有大型 EDA 公司都在人工智能/機器學習方面投入巨資，以縮短和改進設計流程，特別是在軟件調試以及通過強化學習更有效地利用整個公司的專業知識方面。

數字

早在 2018 年，即最后一次有人做出此類估計時，IBS 發布了如圖 1 所示的圖表。該圖表將 5nm 芯片的成本定為 5.422 億美元。如果這是真的，那么今天顯然只會生產兩到三個芯片，而且可能沒有人會關注 3nm 以外的技術。

圖 1：生產新芯片的成本。來源：IBS 2018

如果我們回顧幾年，并將其與 IBS 在 2014 年制作的圖表進行比較（見圖 2），我們可以看到這些估計值如何隨時間變化。

圖 2：生產新芯片的成本。來源：IBS 2014

16nm/14nm 的估計成本從約 3.1 億美元增至 1.06 億美元。再往前追溯，28nm 的價格從大約 8500 萬美元增至 5100 萬美元。這是否超出了估計成本，或者這反映了一旦新節點變得更加成熟，成本就會急劇下降，這是一個有爭議的問題。但如果最新數據按類似金額折算，則 5nm 芯片的成本約為 2.8 億美元，7nm 芯片的成本約為 1.6 億美元。

Siemens Digital Industries Software營銷和業務開發高級總監 Isadore Katz 說道。“如果考慮高通或英偉達建造一款新芯片確實花費了 5.42 億美元，那么他們和其他一些人可能是唯一真正有能力去做這件事的人。但他們不會制造 5 nm芯片。他們將采用一種架構，在該架構中進行一些創新，作為過渡到新工藝節點的一部分，然后他們將開發一系列在該工藝節點上運行的部件。”

很少有公司公布其實際成本，但可以查看公司收到的風險投資，并通過查看他們在發布第一個芯片時消耗了多少錢來找到粗略成本。Achronix 產品規劃高級總監尼克·伊利亞迪斯 （Nick Ilyadis） 表示：“Innovium 的初始芯片投入了 1.5 億美元，然后他們又獲得了 1 億美元的另一輪融資，資助了多代芯片。” “自 2014 年成立以來，Innovium 在 10 輪融資中總共獲得了 4.02 億美元的融資，并且在 2021 年以 10 億美元的價格出售給 Marvell 時，手頭仍有 1.45 億美元的現金。他們的第三代芯片采用 7 nm工藝制造。”

成本的很大一部分是先進入者的學費。Ansys產品營銷總監 Marc Swinnen 表示：“與大型數字芯片相關的費用呈爆炸式增長，這就是那些大標題數字的來源。蘋果公司創造一款新芯片需要什么：18 個月、數百名設計師、許可證、一套全新的掩模組、先進的工藝。到時候成本就會上升。但如果使用較舊的節點，那么現在這些成本就會低得多。”

這些數字中還可能隱藏著一些成本。“確實需要大量投資來重新表征新晶體管的功能，使掩模制造能力到位，了解制造問題，創建提取模型，”西門子的卡茨說。“但是我們正在利用之前節點上的經驗教訓，一旦我們完成了這些構建塊、BSIM-CMG 模型、提取模型、芯片變化和金屬化，我們就能夠利用參數化、或我們在上層擁有的獨立處理技術。”

這些數字讓其他人感到好奇。“這是我 12 年前創建的圖表（見圖 3），”Arteris 解決方案和業務開發副總裁 Frank Schirrmeister說道。“我從 IBS 收到了四到五組數據，但無法公布這些數據，所以我創建的圖表對支出類別進行了平均。這顯示了芯片開發的主要步驟。它沿 x 軸顯示了從 RTL 開發到流片的時間線。然后整個項目工作量的百分比位于 y 軸上。”

圖 3：制造芯片所需的時間和精力。來源：弗蘭克·席爾梅斯特

根據圖 3，可以考慮其中任何一個是否會隨著時間的推移而發生變化，或者是否會隨著規模或生產節點的變化而變化。例如，人們經常聲稱驗證成本隨著規模的大小呈二次方上升，盡管歷史證明這并非事實。“驗證成本確實會上升，因為設計越大，模擬所需的時間就越長，需要生成的測試用例就越多，”伊利亞迪斯說。“您可以使用前幾代的基線測試，并繼續運行它們。然后是與正在添加的附加功能相關的新測試。這需要更多的服務器、更大的服務器、更多的磁盤。它會作為額外成本波及基礎設施。”

基礎設施是否包含在公布的成本中？“關鍵在于如何理解這些數字的細節，”Arteris 的 Schirrmeister 說道。“所有的軟件都包含在其中嗎？其中有多少新的 RTL 開發？驗證多少？需要買模擬器嗎？當你研究一下掩膜的成本時，你會發現，這至少與這些芯片的成本相當。”

有些成本確實會隨著時間的推移而下降。“當你考慮 IP 的成本時，你要么必須使用內部工程資源來開發它，要么必須獲得許可，這意味著你需要向供應商付費，”Ilyadis 說。“通常，許可證附帶支持和維護——這就是現金支出。然后是工具成本。每一代都需要一套新的工具，因為布線變得更加復雜或者需要考慮其他事情。有正在開發芯片的團隊的人數。另外，還必須構建測試裝置，甚至是可以演示的芯片產品。現在我們要討論芯片本身之外的問題，但所有這些都與實際芯片開發以及將其推向市場所需的內容相關。然后就是不斷贈送的禮物——軟件。大多數這些芯片都具有某種可編程性。最重要的是制造，包括測試儀、測試夾具和用于進行加速壽命測試的老化夾具。”

即使 IP 成本也可能是一個重要的變量，特別是如果您考慮通過購買 IP 節省的時間或與開發 IP 相關的間接成本。“SoC 設計成本和復雜性的增加給計算基礎設施帶來了更大的壓力，” Arm基礎設施業務線產品管理高級總監 Brian Jeff 表示。“這正在推動定制芯片的發展趨勢，以便為特定工作負載提供專門的處理，并獲得大規模的效率節省。通過開發具有可定制基礎的 IP，它使 IP 提供商能夠承擔合作伙伴必須重復設計的許多常見集成、驗證和驗證任務。這使得合作伙伴能夠將資源集中在有助于他們區分和塑造適合其工作負載的完整芯片設計的功能上。在一個示例中，合作伙伴將其高端基礎設施 SoC 開發成本降低了 80 個工程年。”

許多成本是增量的。“我們不會重新學習流程節點之間的所有內容，”卡茨說。“我們記住我們必須做的事情。我們在參數化或設計工件的表示方面投入了大量資金，從最頂層、測試平臺、我們描述 IP 的方式、我們表達自定義邏輯和加速器的方式，一直到我們如何布局單元。我們了解必須在哪些地方進行調整，并且有旋鈕和旋鈕可以進行糾正。節點之間沒有人從零開始。即使我們改變晶體管表面的工作方式，或者重新組織第一級個性化金屬的工作方式，我們也確實需要花費額外的時間來表征。我們需要花費額外的時間來了解如何提取它，并且我們可能必須對我們的單元設計進行小而適度的調整以適應它。但基本的拓撲結構就在那里。”

成熟的 IP 將可在多代芯片中重復使用。英特爾、AMD、Marvell、博通、NVIDIA 和高通等公司內部開發了很多 IP。其中一些以小芯片的形式出現，可以在預先確定的架構中對其進行全面表征和重復使用。其代價是需要內部專業知識，但該領域的驚喜也較少，并且沒有許可成本。

EDA 的成本

每個節點都會產生一些新的問題和挑戰，這通常需要 EDA 供應商對新工具或流程的創建進行大量投資。當節點是新的時，許多工具都是粗糙的，解決方案是與任何可以解決問題的技術拼湊在一起的。

隨著時間的推移，行業會了解什么有效，什么無效，流程得到改善，最終實現自動化。“許多挑戰都可以通過蠻力來克服，”Ansys 的 Swinnen 說道。“他們利用了可用的工具和足夠多的人員，并使其發揮作用。這需要與供應商密切合作。這不是一個可以提供給常規主流芯片設計人員的流程。隨著時間的推移，我們向他們學習，他們也向我們學習。工具變得更好，自動化程度更高，粗糙的邊緣已被消除，中間的手動步驟也已減少。這使得生產力大大提高。”

不過，今天行之有效的方法在未來可能行不通。“你必須計劃一系列事情，”卡茨說。“我參與了計時、過程變化和地彈方面的工作。當您將電壓閾值降低到 1V 以下時，其中許多問題就會成為問題。當我們進入 14 nm時，這是未知的。今天終于明白了。人們了解設計的時序或布局可能會出現什么問題。他們了解金屬對延遲和定時的貢獻必須注意的因素，并且他們也越來越意識到一些物理副作用、對毛刺噪聲的敏感性、對泄漏。這些都添加到了劇本中。該手冊將引導您了解過去 10 或 15 年中的每一個陷阱。你如何解決這些問題？你如何自動化這些？或者說，你是如何設計這些的？”

另一張值得重新審視的舊圖表如圖 4 所示。Andrew Kahng 和 Gary Smith 在 2001 年對設計成本進行了分析，以顯示新的 EDA 開發如何影響生產力。該報告由 ITRS 于 2002 年發布。

圖 4：2001 年 ITRS 的新設計成本模型。來源：2002 年質量電子設計國際研討會論文集

雖然這展示了從未出現過的未來技術，例如 ESL，但其他技術卻出現了。ITRS 的后續出版物表明，開發成本確實保持一定程度的靜態，隨著時間的推移，成本只會略有增加。圖 5（下）是 2013 年的圖表。

圖 5：EDA 對 IC 設計成本的影響。來源：安德魯·康，2013 年

開發成本確實會上升，特別是對于新節點。“工具變得越來越復雜，并且必須根據設計尺寸進行擴展”Ilyadis 說。“通常情況下，這些更新的工具可能會一代又一代地增加 25% 的成本，而這正是工具公司賺錢的地方。他們必須進行開發，必須在工具中投入工作，以使它們與下一代 IP 兼容，無論出現什么新挑戰，因此他們都會將開發成本作為增加的許可費轉嫁出去。”

但對于主流開發者來說情況并非如此。“在半導體設計的經濟學中，EDA 工具的成本從來都不是一個關鍵考慮因素，”Swinnen 說。“這是人們必須擔心的成本因素，但在芯片設計的整體經濟性中，EDA 從來都不是決定因素。這是制造業。EDA 對設計成本的影響更多的是生產力。”

可以看到與 EDA 工具相關的基礎設施成本迅速增加。“隨著人工智能被引入工具套件中，人們很容易開始對設計空間進行更多探索，”Schirrmeister 說。“圖表中的每個數據點都意味著在云中運行的額外容量和周期。為了獲得最佳實施，您現在花費更多的計算工作。過去是人員乘以時間和一些基礎設施成本，現在正在成為成本的重新分配，其中計算成本本身在整體成本方程式中扮演著更高的角色。”

結論

迄今為止，沒有一款芯片的成本能夠達到公開數據中顯示的水平，因為沒有一款芯片能夠真正從一張白紙開始。這個行業的一切都基于知識產權的重用，其中一些與 IP 塊相關，一些與 BSIM 模型相關，一些在創辦新公司的工程師的頭腦中。對于總是建立在大量代碼庫之上的軟件行業來說，即使不是更多，也是如此。但這些數字對于前沿設計來說是正確的數量級。了解與開發相關的總成本非常重要，而不僅僅是關注流片。