今天群友遇到一個在綜合的時候報錯ambiguous clock in event control的問題，我們就來看看一個always塊會生成什么樣的電路。

案例一：

首先從最簡單的一段代碼來看：

always @(posedge clk ) begin
    c <= b;
end

在上面的代碼里面敏感信號只有一個posedge clk，begin end中間也只有一個賦值語句，僅僅是一個打拍的操作，那么我們來看一下，他生成的電路是什么樣子的。

可以看到，clk和b經過一個IBUF后接入觸發器的C端(時鐘端)和D端(數據輸入端)，然后輸出Q端經過一個OBUF連接到c。其中IBUF和OBUF以及BUFG是vivado自動幫我們插入的，當信號是頂層信號的時候vivado就會幫我們自動插入IBUF和OBUF，時鐘信號幫我們自動掛到了時鐘樹上面。

案例二：

那么vivado是怎么認出來我們代碼里面寫的clk就是時鐘信號呢，是靠clk這個名字嗎，讓我們把clk換成rst來看一下，代碼如下：

always @(posedge rst ) begin
        c <= 1'b1;
end

可以看到上面代碼生成的電路和案例一中的電路是一樣的，vivado也是把posedge rst認為是時鐘信號接到了觸發器的時鐘端，可見vivado并不是靠名字來識別哪個信號是時鐘，哪個信號是復位的。

案例三：

那么我們應該怎么生成一個復位信號呢，先看一下同步復位的情況，代碼如下：

always @(posedge clk ) begin
    if(rst == 1'b1)begin
        c <= 1'b0;
    end
    else begin
        c <= b;
    end       
end

可以看到復位端rst接到了觸發器的復位信號上。注意在上述代碼中是高電平復位的，那么我們再看一下如果是低電平復位會產生什么樣子的電路，代碼如下：

always @(posedge clk ) begin
    if(rst == 1'b0)begin
        c <= 1'b0;
    end
    else begin
        c <= b;
    end       
end

可以看到在rst信號之后多了一個LUT，這個LUT的目的是將rst信號取反，也就是說我們想讓rst為0的時候進行復位，但是vivado在生成電路的時候會將其取反變為1之后接到觸發器的復位端，這里在復位端插入一級LUT便會影響我們的時序，這也是為什么我們常說FPGA更推薦同步高復位的原因之一。

在UG901中有相關的描述如下：

案例四：

在案例三中展示了同步復位的情況，注意這里生成的觸發器都是FDRE，在xilinx的FPGA中一共有四種觸發器，在UG901中有說明，如下圖：

可以看到對于同步復位的觸發器有FDSE和FDRE兩種，兩者的區別就是FDSE在復位的時候輸出是1，FDRE是0。，這也是為什么在案例三中無論是高復位還是低復位生成的都是FDRE。

那么我們改變一下代碼，讓c在復位的時候變為1，也就是c <= 1'b1，來看看生成的電路是什么樣子的，代碼如下：

always @(posedge clk ) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    else begin
        c <= b;
    end       
end

可以看到在這種情況下，我們的代碼就映射到了一個FDSE上。

案例五：

第五個案例就來看一下vivado是怎么把rst認為是復位信號的。我們先來看如下代碼：

always @(posedge clk ) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    if (a == 1'b1)begin
        c <= b;
    end       
end

可以發現復位信號沒有了，FDRE是復位端直接接了地，那么我們有理由懷疑是不是vivado在處理if else的時候會把if里面的信號認為是復位信號呢。上述代碼里面兩個if語句并列，生成的電路也是a b rst經過一大段組合邏輯之后接入到FDRE是D端。

案例六：

將案例五的代碼稍將改變，也就是在第二個if前面增加一個else，代碼如下

always @(posedge clk ) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    else if (a == 1'b1)begin
        c <= b;
    end       
end

可以看到我們的復位端又重新回來了，那么也就印證了在案例五中的猜想，他是靠if else, if elseif這樣的結構來識別是不是復位的，怎么映射過去的，需要注意的是案例六中因為我們寫了a==1時才把b的值給到c，那么a就被接入到了觸發器的CE端，當a的值是0時，CE端為0，Q端保持上一次的值不變。注意在時序電路里面，我們不寫else也不會生成latch。

案例七：

上面代碼都是在敏感信號里面只有一個posedge clk，那么如果我們寫多個敏感信號呢，會變成什么樣子。

always @(posedge clk or posedge rst) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    if (a == 1'b1)begin
        c <= b;
    end       
end

我們先來看一下上述代碼，敏感列表里面有兩個信號，posedge clk和posedge rst。并且在begin end里面也沒有if else或者if else if這種結構的語句，按照我們同步復位的幾個案例的推斷，他會把clk和rst都推斷為時鐘信號，而實際上我們不可能給一個xilinx的FPGA的觸發器同時接兩個時鐘信號，這個時候vivado在綜合的時候就給我們報錯了。

因為我們知道一個觸發器只能有一個時鐘信號，如果有多個時鐘信號我們也需要做時鐘切換電路，來確保在同一時刻只有一個時鐘接到上面。vivado推斷不出來上述代碼究竟哪個信號是時鐘信號，那他只能報錯了，告訴我們當前時鐘信號是模棱兩可的。

案例八：

那么案例七中的代碼怎么改呢，第一種選擇案例五中的方式，將敏感列表變為一個，那么時鐘信號自然就明確了。

第二種就是敏感列表中另一個信號變為復位信號。這兩種改法取決于我們想要實現的邏輯是什么樣子的。

always @(posedge clk or posedge rst) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    else begin
        c <= b;
    end       
end

第二種改法被綜合為一個FDPE。

案例九：

always @(posedge clk) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    else begin
        c <= b;
    end  
    
    if(a == 1'b1)begin
        c <= d;
    end
         
end

我們再來看一段代碼：

有一組if else，如果只有這一組的話，他就應該和案例4一樣生成一個FDSE，但是我們下面又給他加了一句if，那么他便不會將rst認為是一個復位信號了，而是和其他if else一起生成一大堆組合邏輯。

案例十：

在案例九里面是對同一個信號進行賦值，如果我們對不同的信號進行賦值呢。

always @(posedge clk) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    else begin
        c <= b;
    end  
    
    if(a == 1'b1)begin
        e <= d;
    end
         
end

上述代碼和案例九里面，只有當a==1時的操作不同，一個是對c進行賦值，另一個是對新的寄存器e進行賦值，那么vivado就會對c和e兩個寄存器分別處理，生成如下電路：

這個代碼和我們分成兩個always寫是一樣的：

always @(posedge clk) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    else begin
        c <= b;
    end  
   
         
end


always @(posedge clk) begin
    if(a == 1'b1)begin
        e <= d;
    end
         
end

案例十一：

如果我案例九中的代碼換成異步復位呢，會發生什么：

always @(posedge clk or negedge rst) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    else begin
        c <= b;
    end  
    
    if(a == 1'b1)begin
        c <= d;
    end
         
end

綜合完直接報錯了，那么為什么案例九中沒報錯呢。是因為我們敏感列表里面有clk和rst，他們肯定不是復位就是時鐘信號嘛，vivado也會這么考慮，但是在begin end里面寫的代碼塊，按第一個if else結構應該生成帶復位的觸發器，而第二個if結構，他又不應該生成，vivado就傻眼了，只能報錯啊。而案例九里面，rst不在敏感列表里面，vivado還有一種選擇就是將其當成普通信號，所以案例九生成了一大堆的組合邏輯。

案例十二：

也許會有一種想法就是把案例十一的代碼像案例十那樣改，也就是對兩個寄存器進行賦值，如下代碼：

always @(posedge clk or posedge rst) begin
    if(rst == 1'b1)begin
        c <= 1'b1;
    end
    else begin
        c <= b;
    end  
    
    if(a == 1'b1)begin
        e <= d;
    end
         
end

不過不好意思，這種寫法也是錯誤的，會報錯

這是因為我們在敏感列表里面寫兩個信號，但是對于e這個寄存器又都沒有使用，不會生成復位信號，那可不就接著報ambiguous clock in event control了。在上述代碼中對c的操作是不會出錯的。

案例十三：

看到這里不知道大家有沒有注意到，在異步復位里面，我們都是posedge rst和if(rst == 1'b1)也就是高電平復位，注意這兩個是需要匹配的，如果我們寫個posedge rst但是緊接著寫if(rst == 1'b0)，這樣寫是會報錯的。

always @(posedge clk or posedge rst) begin
    if(rst == 1'b0)begin
        c <= 1'b1;
    end
    else begin
        c <= b;
    end  
   
         
end

如上代碼和報錯，vivado也不知道他應該是生成一個高電平復位還是一個低電平復位的電路了，所以他報錯了。

關于異步復位還是同步復位可以參考UG949中的描述：