用 HLS 實現(xiàn) UART

介紹

UART 是一種舊的串行通信機制，但仍在很多平臺中使用。它在 HDL 語言中的實現(xiàn)并不棘手，可以被視為本科生的作業(yè)。在這里，我將通過這個例子來展示在 HLS 中實現(xiàn)它是多么容易和有趣。

因此，從概念上講，這是一個微不足道的項目；然而，它對于對 HLS 感興趣的人來說是有啟發(fā)性的。

現(xiàn)在項目定義： 下圖顯示了項目的簡單結(jié)構(gòu)。

我們在 FPGA 中的設計UART發(fā)送，每當按下按鈕時就會將其發(fā)送到計算機上的串口調(diào)試助手。

FPGA 板上的八個滑動開關用于輸入數(shù)據(jù)字節(jié)（例如字母或符號的 ASCII 代碼）。此外，UP 按鈕用作發(fā)送控制鍵。

設計很簡單，程序本身能接受開發(fā)板上撥碼開關的數(shù)據(jù)，然后添加一個“0”起始位和一個“1”停止位，最后以9600 bit/s的波特率發(fā)送出去。

首先需要根據(jù)開發(fā)板上的時鐘(本例是100MHz)，進行分頻，生成串口發(fā)送所需的時鐘。

booldelay(longlongintn){
staticbooldummy=0;
for(longlongintj=0;j

	

	生成速率時鐘后，簡單的狀態(tài)機可以將數(shù)據(jù)發(fā)送出去。

	
voiduart_data_transfer(bool&uart_tx,ap_uint<8>data,boolbaud_rate_clock,boolstart){
staticboolsend_bit=1;
staticboolstart_state=0;
staticbooltransfer=0;
staticunsignedintcount=0;
staticintstate=0;
ap_uint<10>d=((bool)0b1,(ap_int<8>)data,(bool)0b0);
if(start==1&&start_state==0){
transfer=1;
start_state=1;
count=0;
}
if(start==0&&start_state==1){
start_state=0;
}
if(baud_rate_clock==1&&state==0&&transfer==1){
send_bit=d[count++];
if(count==10){
transfer=0;
}
state=1;
}
if(baud_rate_clock==0&&state==1){
state=0;
}
uart_tx=send_bit;
}


	

	將這些代碼綜合到 RTL 模塊后，我們可以創(chuàng)建 Vivado 項目并生成 FPGA 比特流，并驗證。

	

	總結(jié)

	很簡單的一個實例，大家可以自行和HDL實現(xiàn)的方式進行對比。

	審核編輯：湯梓紅