前言

Chiplet多芯片系統將多個裸芯片集成在單個封裝中，這對于系統架構的設計來說增加了新的維度和復雜性，多芯片系統的設計貫穿著系統級協同設計分析方法。

在系統定義和規劃時，虛擬原型可以用來分析架構設計決策可能產生的影響，將系統的功能性和非功能性要求轉化為系統的物理硬件屬性，包括裸片的目標工藝、面積大小以及不同組成芯片的組裝要求等。根據不同的解決方案，選擇不同的chiplets和堆疊架構，進行早期的分析驅動的架構探索和優化迭代，包括電氣可靠性、散熱、良率分析、應力分析等等。從而可以基于目標系統的指標定義，確定系統的瓶頸所在——性能、功耗、存儲容量/帶寬、面積/體積、成本以及上市時間等，逐步建立和完善各類分析模型，使得整個系統最終定型。

芯和半導體的3DIC Compiler（以下簡稱“3DICC”）設計平臺，全面支持chiplet多芯片系統2.5D/3D集成設計和仿真。本文介紹如何在3DICC設計平臺實現基于虛擬原型實現多芯片架構探索。整個流程包含chiplets虛擬原型和頂層創建、布局堆疊規劃、Bump/TSV設計規劃、PG網絡規劃和系統早期EMIR Thermal分析等。

案例介紹

圖1：多芯片系統3D架構探索、布局、分析和迭代

1. Chiplets虛擬原型和頂層創建

創建chiplets虛擬原型，包含長寬尺寸和信號接口規劃。

圖 2 ：虛擬芯片原型創建

創建虛擬頂層網表，建立芯片間互連關系，包含多芯片系統的所有實例和互連，但不會產生用于生產制造的實際GDS。

圖3：虛擬頂層網表創建

2. 布局堆疊規劃

Chiplet多芯片系統架構和布局規劃有諸多因素需要考量，如chiplets和IP選擇、接口協議和類型、裸片是并排放置還是垂直堆疊等等，選擇的確定取決于目標應用在功耗、性能、功能、成本和散熱等方面的要求。

3DICC對于系統的架構布局支持多種芯片堆疊方式，如face-to-face、face-to-back等，在布局探索過程中，這些都可以從2D和3D的視圖進行交互式設計，快捷直觀。

圖4：堆疊布局探索

3.Bump/TSV設計規劃

在chiplets的架構探索和設計階段，需要完成系統級Floorplan和各個層次的bump planning。

對于ubump、TSV、C4 bump的設計，3DICC支持多種規劃方式，包括CSV、Excel表格以及圖形界面陣列設計等，可以根據實際的設計條件和需求，選擇適合的方式進行。例如：

Die1：已有Excel表格類型IO信息，導入文件自動創建。

圖 5：導入excel格式的bump map

Die2：已有CSV格式IO信息，導入文件自動創建。

圖6：FanOut設計頂層創建

Die3：只有IO信號列表，可以設定區域和pattern創建，也可以由工具基于信號接口關系自動分布創建。

圖7：設定區域和pattern創建bump陣列

圖8：工具自動分布創建bump陣列

4.PG網絡規劃和系統早期EMIR Thermal分析

3DICC可以快速建立不同類型和pattern的PG網絡，用于支持原型階段的EMIR和Thermal建模分析。這些結果為PG網絡、bump/TSV陣列、芯片熱功耗、芯片堆疊方式等設計選擇確定提供了必要的數據支持，推進架構探索設計迭代優化。

圖9：PG網絡實現

圖10：EMIR Thermal分析示例

總結

與單片系統相比，chiplet多芯片系統在架構定義階段，必須通過功能架構、物理架構的協同假設和優化，從整個系統的角度進行設計和驗證，問題越早發現，就越有可能做出有影響力的改變來優化整個系統。通常來說，有價值的設計數據通常要到設計流程的后期才能獲得，而借助虛擬原型技術，開發者可以更好地掌控功耗和性能，同時仍可以在設計過程中做出修正和優化，從而規劃出系統的理想藍圖。

3DIC Compiler提供的基于虛擬原型實現多芯片架構探索，對于多芯片系統的可行性、可優化性和可實現性等方面提供了有效且高效的功能支持。

文章來源：芯和半導體