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1 簡介

存儲器體可以分為RAM和ROM，其主要的區別如下：

RAM存儲器：存儲器掉電數據丟失，重新上電后數據無法回復。
ROM存儲器：存儲掉電數據不丟失，重新上電后能依然存在。

電路設計中常見的DDR屬于SDRAM，中文名稱是同步動態隨機存儲器。其中同步和動態的意義分別如下：

動態存儲器（Dynamic RAM，DRAM） ：存儲器需每隔一段時間，要刷新沖一次電，否則會丟失內部的數據。
靜態存儲器（Static RAM，SRAM） :不需要刷新電路，內部數據不會丟失。
同步（Synchronous） ：工作需要同步時鐘，它是內部數據和指令的發送與接收的基準。
隨機存儲器 ：數據不是線性存儲，而是通過指定地址來進行數據的讀寫。

2 DDR的發展歷程

版本迭代

DDR的發展經歷了SDRAM、DDR2、DDR3、DDR4、DDR5五個階段，隨著時間的推移，存儲的速率越來越高，核電越來越低。

最高傳輸速率

目前DDR5所能到達的最高的速率為6400T/s。

序號	版本	核電壓	最高速率
1	SDRAM	2.5V/3.3V
2	DDR2	1.8V
3	DDR3	1.5V	1600MT/s
4	DDR4	1.2V	3200MT/s
5	DDR5	1.1V	6400MT/s

這里順帶說一下T/S和bps的換算關系：

T/S的含義

T/s表示每秒****傳輸次數（Transfer per second） ，有效帶寬要結合傳輸協議來計算。

bps的含義

bps表示每秒傳輸二級制位數（bit per second）。

案例：PCI-e2.0 協議支持 5.0 GT/s, 即每一條Lane 上支持每秒鐘內傳輸 5G次，因為PCIe 2.0 的物理層協議中使用的是 8b/10b的編碼機制，即每傳輸8個bit，需要發送10個bit；這多出的2個bit并不是對上層有意義的信息。PCIe 2.0協議的每一條Lane支持 5 * 8/10=4Gbps的速率。以一個PCIe 2.0 x8的通道為例，x8的可用帶寬為 4 * 8=32Gbps。（后面PCIe文章還會更加詳細講解）

3 DDR的封裝

DDR3和DDR4的封裝主要有兩種：78-Ball FBGA – x4, x8 和96-Ball FBGA – x16。

78-Ball FBGA – x4, x8 (Top View)

這種封裝類型有78個PIN腳，僅支持4數據位寬和8數據帶寬。

96-Ball FBGA – x16 (Top View)

這種封裝類型有96個PIN腳，僅支持最高支持16數據帶寬。

4 DDR的容量計算

由圖可以歸納出：

bank有8個，對應BA[2:0]；
行地址有15bit，列地址有10bit（其中低3bit不會用于列尋址）；
內存顆粒的容量 = 2^15 * 2^10 * 8*16bit=4096Mbit；
根據DDR數據信號線位寬，描述上圖產品的規格，即256 * 16bit。

說明：15為行地址數目；7為列地址數目；8為Bank數目；16為數據位寬。

以下是案例：

5 DDR的基本原理

DDR里面主要使用了Double Data Rate 和 Prefetch兩項技術。實際上，無論是SDR還是DDR3，內存芯片內部的核心時鐘基本上是保持一致的，都是 100MHz 到 200MHz（某些廠商生產的超頻內存除外）。DDR即 Double Data Rate 技術使數據傳輸速度較 SDR 提升了一倍。如下圖所示，SDR 僅在時鐘的上升沿傳輸數據，而 DDR 在時鐘信號上、下沿同時傳輸數據。例如同為133MHz 時鐘，DDR卻可以達到266Mb/s的傳輸速度。

芯片內部數據數據傳輸速度的提升則是通過Prefetch 技術實現的。所謂 Prefetch 簡單的說就是在一個內核時鐘周期同時尋址多個存儲單元并將這些數據以并行的方式統一傳輸到IO Buffer中，之后以更高的外傳速度將IO Buffer 中的數據傳輸出去。這個更高的速度在DDR上就是通過Double Data Rate 實現的，也正因為如此，DDR外部 Clock 管腳的頻率與芯片內部的核心頻率是保持一致的。如下圖所示為 DDR的Prefetch 過程中，在16位的內存芯片中一次將2 個16bit數據從內核傳輸到外部MUX單元，之后分別在Clock信號的上、下沿分兩次將這 2 x 16bit 數據傳輸給北橋或其他內存控制器，整個過程經歷的時間恰好為一個內核時鐘周期。

發展到 DDR2，芯片內核每次Prefetch 4倍的數據至IO Buffer中，為了進一步提高外傳速度，芯片的內核時鐘與外部接口時鐘（即我們平時接觸到的Clock 管腳時鐘）不再是同一時鐘，外 Clock時鐘頻率變為內核時鐘的2倍。同理， DDR3 每次Prefetch 8倍的數據，其芯片Clock頻率為內核頻率的4倍，即 JEDEC標準（JESD79-3）規定的400MHz至800MHz，再加上在 Clock 信號上、下跳變沿同時傳輸數據，DDR3的數據傳輸速率便達到了800MT/s到1600MT/s。具體到內存條速度，我們以PC3-12800為例，其采用的DDR3-1600芯片核心頻率為 200MHz，經過Prefetch后Clock信號頻率到達 800MHz，再經過Double Data Rate 后芯片數據傳輸速率為1600 MT/s，內存條每次傳輸64 bits或者說8 bytes數據，1600*8 便得到12800MB/s的峰值比特率。

6 引腳描述

今天主要簡單介紹一些關鍵信號，后續會詳細說明這些信號在設計中應該注意的事項 。

信號名	方向	功能描述
CK_t，CK_c	Input	差分時鐘輸入。所有的地址、控制信號都是通過CK_t的上升沿與CK_c的下降沿進行采樣的
CKE	Input	時鐘使能：CKE為高電平時，啟動內部時鐘信號、設備輸入緩沖以及輸出驅動單元。CKE低電平時則關閉上述單元。當CKE為低電平時，可使設備進入PRECHARGE POWER DOWN、SELF-REFRESH以及AC TIVE POWER DOWN模式。CKE與SELF REFRESH退出命令是同步的。在上電以及初始化序列過程中，VREFCA與VREF將變得穩定，并且在后續所有的操作過程中都要保持穩定，包括SELF REFRESH過程中。CKE必須在讀寫操作中保持穩定的高電平。在POWER DOWN過程中，除CK_t，CK_c，ODT以及CKE以外的所有輸入緩沖都是關閉的。在SELF REFRESH過程中，除CKE以外的所有輸入緩沖都是關閉的。在正時鐘上升邊沿采樣。
CS_n	Input	片選信號：當CS_n鎖存為高電平時，所有的命令都被忽略。在正時鐘上升邊沿采樣。
CA_n	Input	命令/地址輸入信號。可作為地址線使用，也可作為命令代碼使用，是命令代碼的一部分。
ODT	Input	On-Die Termination，片上終端電阻：ODT信號可使能DDR SDRAM內部的RTT_NOM終端電阻。該設計通過允許DRAM控制器獨立地打開/關閉任一或所有DRAM設備的終端電阻來改善存儲器通道的信號完整性。DRAM通過ODT控制引腳為每個DQ，DQS_t及DQS_c和DM開啟/關閉終端電阻。與其他輸入命令不同，ODT引腳直接控制ODT動作，不對其進行時鐘采樣。在自刷新模式下不支持ODT?？梢赃x擇在CKE掉電期間通過模式寄存器啟用ODT操作。請注意，如果在掉電模式下啟用ODT，則在掉電期間可能無法關閉VDDQ（I/O供電），同時DRAM也會在讀操作期間無法關閉。
DM_n	Input	輸入數據掩碼：DM_n信號是作為寫數據的掩碼信號，當DM_n信號為低電平時，寫命令的輸入數據對應的位將被丟棄。DM_n在DQS的兩個條邊沿都采樣。
DQ	InputOutput	數據輸入、輸出：雙向數據總線。若模式寄存器中使能了CRC功能，那么在數據burst結束時就會附加一段CRC碼。
DQS_t，DQS_c	InputOutput	差分數據選通信號：差分信號對，作輸入時與寫數據同時有效，作輸出時與讀數據同時有效。讀數據時與邊沿對齊，但是跳變沿位于寫數據的中心。DDR4 SDRAM僅支持選通信號為差分信號，不支持單根信號的數據選通信號。
NC	N.A	無電氣連接。
VDDQ	Supply	I/O供電：1.2V +/- 0.06V
VSSQ	Supply	GND
VDD	Supply	Core供電：1.2V +/- 0.06V
VDDCA	Supply	CA供電
VSSCA	Supply	GND
VSS	Supply	GND
VPP	Supply	DRAM激活供電：2.5V（最小2.375V，最大2.75V）
VREF	Supply	參考電壓
ZQ	Supply	Drive Strength Caliation校準參考電阻