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DPT Double Patterning Technology。double pattern就是先進工藝下底層金屬/poly加工制造的一種技術，先進工藝下，如果用DUV，光的波長已經無法直接刻出很小的尺寸了（寬度或者間距），所以可以用兩層甚至更多層mask來制造一層金屬，如下圖所示，所以可以看到版圖中有紅色和綠色（但看一種顏色，它們的間距光刻是可以加工的）。工藝有LELE（光刻刻蝕光刻刻蝕）、LFLE（光刻 freeze 光刻刻蝕）、SADP（自對準double patterning），以后有空也會專門介紹一下這些工藝。

FinFET是什么？請簡要畫出FinFET的三維結構，并解釋FinFET技術有什么優缺點以及相應的原因。

參考答案：

FinFET全稱Fin Field-Effect Transistor，中文名叫鰭式場效應晶體管，與平面工藝最大的不同之處是：平面工藝有效溝道只有柵下面的一段，而FinFET則是把柵立了起來，柵包圍著溝道，溝道由1個面增大到了3個面，因此柵的控制能力更強了，漏電流會降低，另外MOS管的飽和電流會增大，因此Cell驅動能力會提升，器件速度更快。缺點是在小的面積下有更大的電流，熱量不好散發出去，因此對散熱的要求會更高。

與之類似，GAA則是FinFET結構的一個升級，由原來的3面的柵升級為了4面環柵，且可以堆疊多層，因此以上特性會得到進一步提升。

可以提出一個類似的問題：

請說出MOS結構有哪些種，它的演變路線以及GAA以及MBCFET的結構與特點

參考答案：

平面工藝到FinFET以及GAA的演變：

GAA(Gate-All-Around):

與前面的FinFET類似，GAA則是FinFET結構的一個升級，由原來的3面的柵升級為了4面環柵，且可以堆疊多層，因此以上特性會得到進一步提升。這種中間堆疊的是尺寸較小的納米線Nanowire，這種需要堆疊的數量比較多，且加工難度相對比較大。

三星提出了另一種的GAA結構-MBCFET，它用納米片取代了納米線，因此加工會相對容易一點，且能得到類似的性能。

問題：

星主，請問有關cut metal的相關概念和常見drc問題能不能有些講解，比如CM0的spacing問題如何修復，這一層是什么時候加上的，pr工具里看不到這些層但eco后版圖里報了一些相關的錯誤，謝謝

參考答案：

不同時鐘串在一個chain的時候中間要加lockup latch，因為不同時鐘的latency不同，setup有充足的margin，而hold就很容易有問題了，加上lockup latch之后可以借半個周期的時間，對hold有利，一般加了之后就不會有timing問題了。

backend弟中弟提問：星主您好，有幾個面試問題請教您.

1.flip-chip 與 wirebond 的區別？我回答了下面幾個，當時也就想到這幾個了，您能補充一下嗎？

1.RDL層的厚度不一樣；flip-chip會更厚一點；這里追問了為什么？沒回答上來.

2.Flip-chip通過RDL層將信號從IO連到core 的中的bump上，bump就是一塊八變形的金屬塊；Wirebond封裝是直接將pad放在IO上，封裝的時候后從pad上打金線過去。

3.flip-chip的優點，有利于時序以及IR，一般用在比較規模比較大的芯片，追問多大算大？然后后面又問了，為什么這個項目用flip-chip的封裝，我當時可能也沒回答好？

2.后端中你認為比較有難度的環節是哪個環節，有時候還需要有一些創新的方法來解決問題的，為什么？我回答的是floorplan，但是好像不是面試官想要的答案。

謝謝啦。

星主你好！想請問一個面試的問題。

面試官：Finfet與傳統cmos器件有什么區別（這個問題不用此處回答，能答上來）？他們在實際項目中有啥值得注意的地方，比如floorplan階段？或者比如在DRC方面有何影響？會不會存在檢查不到的情況？（這個沒答上來。）他接著說你可以關注macro或者cell的user guide（太細了，這個沒怎么關注過）。

亞穩態與兩級reg解決亞穩態問題的原理以及synchronizer的verilog

標簽：sync 后端知識亞穩態

匿名用戶提問：星主，想問問您兩個關于“打拍”的問題。

1.圖里對sig打拍采樣，我不解的是：第一拍是亞穩態，我本來是想采sig的高電平1，結果亞穩態最終穩定在0了，那后面打這一拍也沒意義呀，把想要的信號都錯過了…

2.圖里的Verilog，要是想對frame打兩拍去采樣，應該咋改啊？

麻煩您了。