本文由半導(dǎo)體產(chǎn)業(yè)縱橫（ID：ICVIEWS）編譯自tel

盡管由于經(jīng)濟(jì)、技術(shù)和物理因素，摩爾定律的局限性被一再強(qiáng)調(diào)，但摩爾定律仍然持續(xù)存在。 摩爾定律是半個(gè)多世紀(jì)以來驅(qū)動(dòng)半導(dǎo)體行業(yè)發(fā)展的經(jīng)驗(yàn)法則。半導(dǎo)體由于符合摩爾定律的更高集成度和更低成本（安裝在集成電路中的每個(gè)晶體管的成本更低）而取得了顯著的進(jìn)步，配備半導(dǎo)體的電子設(shè)備以及它們的應(yīng)用變得越來越流行，已經(jīng)發(fā)生了顯著的變化。摩爾定律已成為半導(dǎo)體制造設(shè)備、材料、器件、電子設(shè)備制造商和服務(wù)提供商等行業(yè)的“絕對(duì)基礎(chǔ)”。

盡管由于經(jīng)濟(jì)、技術(shù)和物理因素，摩爾定律的局限性被一再強(qiáng)調(diào)，但摩爾定律仍然持續(xù)存在。最近，人們一直在說“摩爾定律終結(jié)了嗎？”隨著被稱為極紫外光刻技術(shù)的EUV光刻技術(shù)投入實(shí)際應(yīng)用，摩爾定律的壽命也進(jìn)一步延長(zhǎng)。盡管如此，原子仍無法變得更小，因此二維微型化最終將達(dá)到其極限，但一些集成電路繼續(xù)通過三維化來增加其密度。未來，3D技術(shù)將達(dá)到其極限，就像摩天大樓一樣。

了解摩爾定律的原始來源

首先，讓我們通過查看原始資料來了解什么是摩爾定律。

1965年，戈登·摩爾，英特爾的創(chuàng)始人，時(shí)任仙童半導(dǎo)體公司的研發(fā)總監(jiān)，在《電子》雜志三十周年紀(jì)念日上，針對(duì)“預(yù)測(cè)未來會(huì)發(fā)生什么”的邀請(qǐng)，回應(yīng)了“讓集成電路填滿更多的元件”這篇短文，他寫道，“集成電路的元件數(shù)量大約每年漲一倍，并將持續(xù)增長(zhǎng)下去，至少十年的時(shí)間，到1975年，在一個(gè)四分之一平方英寸的半導(dǎo)體中將可能包含多達(dá)65,000個(gè)元件”。

摩爾先生在本文中附上了兩張圖表，試圖說明即將發(fā)布的集成電路是一種很有前景的電子器件，未來其元件數(shù)量將急劇增加。

來源：英特爾。

集成度每年持續(xù)翻倍

集成電路的復(fù)雜性，即最大限度地降低集成電路中每個(gè)元件的制造成本，每年以大約兩倍的速度增加。在短期內(nèi)，這種增長(zhǎng)率不會(huì)增加。長(zhǎng)期來看，雖然增長(zhǎng)率有些不確定，但至少在未來10年里很可能保持大致恒定。到1975年，他預(yù)測(cè)使用晶圓可以生產(chǎn)的集成電路的最低成本數(shù)量將達(dá)到65,000 個(gè)元件。

每年安裝在集成電路中的電子元件的每個(gè)制造成本（縱軸：相對(duì)值）與安裝在集成電路中的電子元件的數(shù)量（橫軸）之間的關(guān)系的雙對(duì)數(shù)圖。來源：英特爾。

摩爾預(yù)測(cè)，集成電路中有一個(gè)最佳的元件數(shù)量，可以最大限度地降低每個(gè)電子元件的制造成本，并且隨著技術(shù)的進(jìn)步，這個(gè)數(shù)字將每年增加。封裝過多的電子元件并提高集成度會(huì)增加缺陷數(shù)量，降低制造良率（良品率）并增加每個(gè)電子元件的成本。相反，如果電子元件的數(shù)量太少，單位成本就會(huì)增加。他最想說的是，集成電路上的元件數(shù)量會(huì)隨著技術(shù)的進(jìn)步，也就是隨著時(shí)間的推移而迅速增加，從而最大限度地降低集成電路的制造成本。

每年安裝在集成電路中的電子元件數(shù)量（虛線為預(yù)測(cè)值）。來源：英特爾

上圖是著名的半對(duì)數(shù)圖，它是提出“摩爾定律”的基礎(chǔ)。摩爾繪制了Fairchild Semiconductor于1965 年制造和發(fā)布的四種IC中的元件數(shù)量。兩者都是配備了圖3中描述的最少數(shù)量電子元件的商用集成電路。

摩爾先生大膽地將僅用四個(gè)點(diǎn)得到的半對(duì)數(shù)圖的直線推算到10年后的1975年。這條直線意味著集成電路中安裝的元件數(shù)量每年都會(huì)增加一倍。這是后來被稱為“摩爾定律”的經(jīng)驗(yàn)法則。這沒有任何理論依據(jù)，只是集成電路問世以來短短三年內(nèi)根據(jù)經(jīng)驗(yàn)做出的預(yù)測(cè)。

關(guān)于未來，他為何做出如此大膽的預(yù)測(cè)？

當(dāng)時(shí)，分立晶體管還處于鼎盛時(shí)期，任何電子電路都可以只用分立晶體管來構(gòu)建，而不需要使用昂貴的集成電路，因此出現(xiàn)了一種普遍的趨勢(shì)，即消費(fèi)者不需要使用高成本的集成電路。電路僅用于有限數(shù)量的應(yīng)用，例如軍事應(yīng)用，在這些應(yīng)用中成本不是問題。

在文章的最后，他擴(kuò)展了他的預(yù)測(cè)，指出隨著集成度的提高，每個(gè)電子元件的成本下降，電子設(shè)備的成本將大幅下降，并且“它們將在整個(gè)社會(huì)中變得無處不在。”他還引用了具體的集成電路應(yīng)用，例如“家用計(jì)算機(jī)，或者至少是連接到中央計(jì)算機(jī)的終端、汽車自動(dòng)控制以及個(gè)人移動(dòng)通信設(shè)備”。

1975年底，即寫完這篇文章10年后，摩爾重新審視了過去10年集成電路集成密度的趨勢(shì)，并得出結(jié)論：“從現(xiàn)在開始，半導(dǎo)體的密度將每?jī)赡攴环！?此后，大家把這個(gè)預(yù)測(cè)稱為“摩爾定律”，它不僅成為半導(dǎo)體行業(yè)的絕對(duì)參考，也成為電子行業(yè)的絕對(duì)參考。這個(gè)法則通常被稱為“半導(dǎo)體的密度每18到24 個(gè)月（1.5到2年）就會(huì)翻一番” 。這可能與英特爾的MPU性能相混淆，英特爾的 MPU 性能在18 個(gè)月內(nèi)翻了一番。

摩爾定律已存在50多年

2015 年，摩爾定律迎來了50周年紀(jì)念。在過去的50年里，半導(dǎo)體在符合摩爾定律的小型化、更高集成度和更低成本方面取得了顯著的進(jìn)步。正如摩爾所預(yù)言的那樣，利用半導(dǎo)體的電子設(shè)備使生活變得更加舒適和高效。

摩爾定律提出時(shí)，集成度被定義為所有電子元件的零件數(shù)量，包括安裝在集成電路上的電阻器，但隨著集成度的提高，晶體管占據(jù)了電子元件的大部分。最初的40年左右，集成電路的集成度是通過MOS晶體管的柵極寬度和電路線寬的小型化來提高的。隨著小型化變得越來越困難，人們反復(fù)說“摩爾定律已經(jīng)失敗”和“摩爾定律已經(jīng)結(jié)束”。

以下是晶體管結(jié)構(gòu)和材料變化的一些例子，這些變化延長(zhǎng)了摩爾定律的壽命。自集成電路發(fā)明以來一直使用的平面結(jié)構(gòu)被FinFET結(jié)構(gòu)取代，抑制了源極和漏極之間的漏電流并提高了電流驅(qū)動(dòng)能力。絕緣膜/柵極材料也從傳統(tǒng)的SiO2/SiN（氮化硅絕緣膜）/poly Si（多晶硅）柵極改為High-k（高介電常數(shù)絕緣膜）/金屬柵極，抑制了柵極漏電流。

傳統(tǒng)的布線材料Al已被具有高導(dǎo)電率的Cu所取代，未來還將使用Co和Ru 。光刻作為微細(xì)加工技術(shù)的基石，通過縮短所用光源的波長(zhǎng)來提高其分辨率：G線（436nm）→ I線（365nm）→ KrF（248nm）→ ArF（193nm ） 。此外，隨著ArF浸沒式光刻技術(shù)的引入，分辨率也得到了提高，該光刻技術(shù)使用ArF準(zhǔn)分子激光器作為光源，并使用水作為透鏡和晶圓之間的浸沒液體。后來，原本被認(rèn)為不可能實(shí)現(xiàn)的EUV（極紫外，3.5nm）光刻變得實(shí)用，為7nm以上邏輯器件小型化開辟了道路，摩爾定律也成了現(xiàn)實(shí)。

我們來看看過去50年半導(dǎo)體器件是如何按照摩爾定律增加晶體管數(shù)量的。

根據(jù)美國(guó)半導(dǎo)體市場(chǎng)研究公司IC Insights的調(diào)查顯示，雖然某些產(chǎn)品類別的增長(zhǎng)速度有所放緩，但正如稍后將解釋的， 3D化已經(jīng)在某些設(shè)備中開始。

半導(dǎo)體芯片上安裝的晶體管數(shù)量隨半導(dǎo)體器件類型的變化。來源：IC Insights

直到2012年左右， NAND閃存容量的年增長(zhǎng)率為每年55-60 % ，但此后已下降至每年30%-35 %左右。二維結(jié)構(gòu)的小型化停止在20納米或略低于該水平，正如稍后將解釋的，NAND通過領(lǐng)先于其他設(shè)備的三維化而恢復(fù)了容量增加的勢(shì)頭，已經(jīng)從128層增加到300層。

直到2010年，英特爾PC微處理器(MPU )中安裝的晶體管數(shù)量一直以年均約40%的速度增長(zhǎng)。從那時(shí)起，這一比例已經(jīng)減少了一半。盡管英特爾服務(wù)器MPU中晶體管數(shù)量的增長(zhǎng)在2000年代中后期暫時(shí)停止，但此后又開始以每年約25%的速度增長(zhǎng)。順便說一句，英特爾在10納米以上的小型化發(fā)展上屢屢受挫，并決定將部分先進(jìn)CPU的制造外包給臺(tái)積電。該公司專注于安裝技術(shù)，通過 3D技術(shù)提高集成密度。

蘋果公司iPhone和iPad中使用的A系列應(yīng)用處理器（APU）中的晶體管數(shù)量自2013年以上億個(gè)晶體管，在小型化方面處于世界領(lǐng)先地位。

英偉達(dá)的高端GPU配備了比其他公司處理器更多的晶體管，已經(jīng)超過500億個(gè)，并且正在按照摩爾定律增加其密度。根據(jù)這一分析結(jié)果，IC Insights表示，摩爾定律作為半導(dǎo)體行業(yè)的驅(qū)動(dòng)力，其目標(biāo)是超越技術(shù)障礙進(jìn)行創(chuàng)新，這一點(diǎn)不容低估。

只有三家公司在小型化競(jìng)賽中幸存下來

我們從小型化的角度來看看半導(dǎo)體公司的趨勢(shì)。隨著電路圖案變得越來越精細(xì)，工藝開發(fā)成本和資本投資成本飆升，導(dǎo)致許多半導(dǎo)體公司退出小型化競(jìng)爭(zhēng)。2002/2003年左右，全球有26家半導(dǎo)體公司可以制造130納米器件，但90納米器件有18家公司，45納米器件有14家公司，依此類推，繼續(xù)競(jìng)爭(zhēng)中，公司數(shù)量逐漸減少，而10nm之后，名單縮小到三家公司：英特爾、三星（韓國(guó)）和臺(tái)積電。大多數(shù)日本公司在45/40nm處停止了小型化。

每一代半導(dǎo)體小型化中幸存下來的公司的變化。來源：Yole Développement

未來晶體管結(jié)構(gòu)將繼續(xù)從FinFET向Gate-All-Around發(fā)展，即溝道區(qū)被柵極包圍，抑制漏電流并提高柵極的電流驅(qū)動(dòng)能力。溝道部分使用在硅上選擇性外延生長(zhǎng)的Ge或III-V族化合物，而不是硅或應(yīng)變硅。

隨著高NA EUV和2D材料的出現(xiàn)，摩爾定律將延續(xù)至1nm以上

比利時(shí)先進(jìn)半導(dǎo)體研究機(jī)構(gòu)Imec表示，石墨烯和過渡金屬二硫化物等二維（2D）材料有望推動(dòng)摩爾定律在1 nm以后延續(xù)。

imec的半導(dǎo)體邏輯器件小型化路線圖。來源：imec

縱軸是每美元制造成本的晶體管數(shù)量，橫軸是年份。直到28納米左右，僅通過按比例縮小傳統(tǒng)結(jié)構(gòu)就可以按照摩爾定律實(shí)現(xiàn)集成，但為了在28納米之后繼續(xù)擴(kuò)展摩爾定律，需要同時(shí)優(yōu)化IC設(shè)計(jì)和工藝技術(shù)。甚至有人認(rèn)為必須開發(fā)其他方法以實(shí)現(xiàn)技術(shù)、IC設(shè)計(jì)和系統(tǒng)設(shè)計(jì)的同步優(yōu)化。Imec和其他半導(dǎo)體制造商正在嘗試使用這些同步優(yōu)化方法來延長(zhǎng)摩爾定律的壽命。

然而，一旦我們達(dá)到了所謂“原子無法進(jìn)一步縮小”的階段，最終就會(huì)達(dá)到物理極限。

“摩爾定律2.0”從2D微型化到3D堆疊

很多人將摩爾定律誤解為與小型化相關(guān)的定律，但它實(shí)際上是與集成度相關(guān)的定律。當(dāng)然，小型化提高了單位體積的集成度，因此毫無疑問這是提高集成度的有效方法。摩爾定律并不會(huì)僅僅因?yàn)槠矫嫘⌒突兊貌豢赡芏Y(jié)束。如果它們?cè)谌齻€(gè)維度上堆疊，單位面積的密度將會(huì)增加，摩爾定律將持續(xù)更長(zhǎng)時(shí)間。未來，整合程度將縱向提升。有些人將這種通過3D實(shí)現(xiàn)的集成度提高稱為“摩爾定律2.0 ” 。

在3D實(shí)現(xiàn)方面，存儲(chǔ)器比邏輯更早進(jìn)入實(shí)用階段。NAND閃存率先邁向3D 。隨著目前量產(chǎn)的20-15nm工藝，所有公司都放棄了小型化，轉(zhuǎn)而轉(zhuǎn)向存儲(chǔ)單元的三維堆疊，以提高每芯片面積的位密度。它被稱為“ 3D（三維）NAND ”。

東芝于2007年成為業(yè)界第一家提出3D NAND概念的公司。使用從頂部到底部穿透多層薄膜的蝕刻工藝，可以一次性形成多個(gè)存儲(chǔ)單元。與一次一級(jí)形成存儲(chǔ)單元的方法相比，可以顯著降低成本。

除了閃存之外，各家公司也在研究3D DRAM ，但尚未投入實(shí)際應(yīng)用。相反，三維封裝（其中多個(gè)已完成的DRAM芯片堆疊并使用硅通孔（TSV）互連）已投入實(shí)際應(yīng)用。多個(gè)DRAM芯片和控制器芯片堆疊并通過多個(gè)TSV連接的DRAM模塊正在實(shí)際用于高端網(wǎng)絡(luò)設(shè)備和超級(jí)計(jì)算機(jī)。

作為傳統(tǒng)“芯片集成”的替代方案，將多個(gè)芯片安裝在板上的“系統(tǒng)集成”示例。來源：臺(tái)積電

關(guān)于邏輯器件，我們正在從所謂的芯片集成（提高單個(gè)芯片內(nèi)的集成度）轉(zhuǎn)向小芯片（Intel稱之為tile ），小芯片是封裝基板上按功能劃分的多個(gè)半導(dǎo)體芯片或傳統(tǒng)SoC芯片。系統(tǒng)集成正在成為主流。通過將芯片緊密排列在安裝在基板上的硅中介層上來配置系統(tǒng)稱為2.5D安裝。

來源：三星電子

在這里，我們將介紹臺(tái)積電采用的標(biāo)準(zhǔn)系統(tǒng)集成方法，臺(tái)積電在全球擁有眾多的fabless和IDM客戶。第一個(gè)是InFO 。特點(diǎn)是封裝的輸入/輸出端子面積擴(kuò)展至硅芯片之外，可以處理超過1000 個(gè)輸入/輸出引腳，并允許多芯片安裝。將輸入/輸出信號(hào)從硅芯片的輸入/輸出焊盤重新定位到封裝的輸入/輸出端子的高密度重新分布層稱為重新分布層( RDL ) ，并使用薄膜工藝形成。

第二種CoWoS是在樹脂制封裝基板上形成多層布線、被稱為內(nèi)插器的中間硅基板，在其上排列多個(gè)硅芯片，相互靠近排列。

并且，臺(tái)積電已經(jīng)開發(fā)出更困難的SoIC（集成芯片系統(tǒng)），它使用芯片堆疊和晶圓堆疊構(gòu)建系統(tǒng)。SoIC進(jìn)一步細(xì)分為CoW（Chip on Wafer）和WoW（Wafer on Wafer ）。SoIC結(jié)構(gòu)允許多個(gè)半導(dǎo)體芯片（或晶圓）通過無凸塊互連進(jìn)行堆疊，從而允許信號(hào)從一個(gè)芯片以最短的距離傳輸?shù)搅硪粋€(gè)芯片。

各種安裝技術(shù)的器件I/O（輸入/輸出）密度和互連間距的變化和預(yù)測(cè)。來源：臺(tái)積電

如圖顯示了臺(tái)積電各種封裝技術(shù)的器件I/O （輸入/輸出）密度和互連間距的演變和預(yù)測(cè)。

審核編輯：黃飛