點擊藍字關注我們

本系列文章將介紹安森美(onsemi)高邊SmartFET的結構和設計理念，可作為了解該器件在特定應用中如何工作的指南。范圍僅限于具有模擬電流檢測輸出的SmartFET。本系列文章將分為四部分，之前我們介紹了應用詳情、功率FET和保護以及功率元件中集成的保護特性。今天為第三部分，將為大家介紹應用接口和控制以及開關特性的一部分內容。

原版文檔獲取

點擊文末的“贊”和“在看”，并發送截圖和您的郵箱地址到后臺，即可領取原版PDF文檔哦~

應用接口和控制

引腳接口

控制邏輯模塊包括柵極驅動（電荷泵）電路、功率FET的保護和診斷控制。對于安森美高邊器件系列，此模塊的輸入命令和輸出信號可能因器件而異（本部分將作出進一步說明）。功率FET的唯一直接接口輸入為V_D（或電池連接），直接輸出為OUT或源極到功率FET的連接。以下電路圖顯示了這些引腳端子的推薦接口。

圖37：安森美高邊SmartFET的推薦引腳接口

正如在典型的汽車環境中一樣，電源電壓V_BATT的極值受一系列齊納保護二極管 (Z_VD) 限制，容性網絡 (C_SUPPLY/C_VD) 對電源線上的瞬態電涌濾波。雖然安森美高邊 SmartFET 確實提供過壓保護（在瞬態甩負載或用跨接引線發動汽車等情況下），但建議使用該電路接口，以避免器件在異常電源電壓條件下工作。此外，當快速輸出電流放電（如在限流關斷情況下）產生的電感反激在漏極端子引發電壓尖峰時，漏極端子的容性網絡有助于抑制振蕩并減少內部數字電路的饋通，從而幫助器件穩定工作。缺少這些電容可能會提高器件對電壓瞬變的敏感度，進而影響內置數字定時器等的性能。在許多情況下，器件的EMI性能也是在連接有外部漏極和輸出電容的假設下給出的。為了獲得最大影響，建議將這些電容放置在應用PCB的漏極引腳附近，而齊納電壓抑制器通常放置在交流發電機附近。在應用中，應盡量減少V_D到電源連接的寄生線纜阻抗，因為它會降低器件工作時可用的軌到軌電壓。這在低電池電壓情況下（例如冷啟動）尤其具有挑戰性，器件很難以標稱保護和診斷能力運行。典型電源電壓規格部分提及了典型工作電壓范圍。此外，在V_BATT和V_D之間有足夠電位下降的情況下，輸出至V_BATT短路可能會造成逆向電流情況，這可能會給器件帶來很大壓力。

電阻R_IN（在輸入引腳）和R_DEN（在診斷使能引腳）連接在微控制器和高邊器件之間。應注意的是，安森美高邊SmartFET系列中的不同器件可能采用不同的拓撲來通過數字信號使能/禁用診斷輸出，術語 DEN 在這里用于通稱目的。此外，根據具體的器件拓撲結構，輸入命令也可以是高電平有效或低電平有效。除非另有說明，本文檔在提到輸入信號時，均認為它是高電平有效數字命令。與這些數字輸入串聯的電阻在發生過壓事件時保護微控制器輸出，并在電池反向工作時限制通過這些引腳的內部 ESD 結構 Z_ESD 的電流（見圖 26）。另外，這些電阻還能防止高邊器件在開路接地的情況下尋找寄生接地（通過微控制器）。雖然這些串聯電阻確實提供上述保護，但了解如何確定這些電阻的大小非常重要。電阻大小的影響主要由以下因素決定：微控制器驅動電流能力，以及開啟和關閉器件輸入所需的輸入電流和電壓。電阻越大，意味著電位降越大，因此微控制器應輸出更高的電壓，以確保器件輸入級有足夠的導通電壓。同樣，如果降低電阻值，輸出電壓電平應保證器件正常關斷。

（公式3）

其中，V_{OUT_MICRO}是微控制器的輸出電壓，V_RIN是串聯電阻R_IN上的電位降，V_IN是高邊器件輸入級所需的輸入電壓（用于導通/關斷），V_GND 是接地阻抗上的電位降。類似公式也適用于DEN引腳。

在某些應用中，保護箝位也放置在器件輸入引腳處（特別是微控制器的輸出級可以觀察到電涌或微控制器內不存在保護結構的情況下）。有關這些電阻的具體推薦值，參見產品數據表。

與電流檢測引腳接口的網絡由檢測電阻 R_CS、限流（通過齊納箝位）電阻 R_SENSE、齊納箝位 Z_CS（用于限制 CS 輸出端的電壓擺幅，CS輸出端電壓可以一直上升到 V_D）和用于微控制器輸入A/D級的RC噪聲濾波器組成。模擬電流檢測輸出和來自CS引腳的故障狀態輸出電流被轉換為RCS上的電壓，隨后通過微控制器的A/D級進行數字化。

建議將GND引腳連接到二極管D_GND和電阻R_GND的并聯組合（在某些情況下，僅一個電阻就足以充當GND網絡，具體取決于所選電阻值）。GND網絡在發生過壓事件時保護器件，并在電池反向連接時限制電流。關于GND電路操作的細節以及二極管和電阻的建議值，參見推薦 GND電路部分。地線開路部分也說明了地線開路情況。

輸出端子連接到所需的應用負載Z_L，輸出電容C_OUT保護負載免受瞬態輸出電壓擺動的影響。此電容值的選擇不應干擾給定器件的典型開關頻率（產品數據表一般會提供推薦值）。典型汽車負載和相應的輸出特性詳見應用環境和負載部分。OUT引腳處的外圍網絡由開關S_PU和電阻R_PU組成，用于關斷狀態下的開路負載診斷。電阻R_PU需要根據特定器件的泄漏電阻確定大小，當不需要關斷狀態開路負載診斷時，開關可消除此電阻的功耗（或漏電流）。有關電阻選擇標準的詳細信息，參見開路負載診斷。下拉電阻 RPD 用于診斷電池短路事件，并通過輸出電壓讀數將此故障與關斷狀態開路負載區分開來。

許多 SmartFET 具有“不連接 (NC)”引腳，通常用于確保系列器件（如單通道和雙通道）的封裝兼容性。雖然在大多數情況下，這些引腳不在內部連接，不會影響器件性能，但有些器件會利用這些引腳，尤其是用于生產和設計模式分析中的數字微調編程。在這些器件中，始終建議通過保護電阻將這些引腳短接到GND，以避免任何意外操作。關于NC引腳的推薦連接，應參考具體數據表。

輸入控制和遲滯

應用微控制器用數字（標準邏輯電平）信號向輸入（和診斷使能/禁用引腳）發出指令，然后驅動輸出FET，同時通過電流檢測控制診斷。圖38中的框圖描繪了器件內部該數字命令的控制和調理。

圖38：顯示輸入控制和遲滯的框圖

信號調理的第一級是用低通濾波器級濾除與微控制器輸出相關的任何瞬態噪聲。集成 ESD 箝位齊納（以接地端子為基準）限制輸入端子觀察到的電壓擺幅。發生過壓事件時，數字輸入被箝位至比 GND 電位小一個二極管壓降的電壓，而在電池反向情況下，這些齊納二極管擊穿，電流通過串聯柵極電阻來限制。遲滯電路（由 MOSFET 和其柵極上的可調分壓器級組成）調理輸入命令并驅動開關，如圖 39 所示（遲滯電路包含在標記為 VIN_HYST 的模塊中）。遲滯防止器件重復切換，這最有可能發生在高噪聲輸入信號的情況下（經過輸入濾波器級后，一些低頻噪聲仍未被濾波）。

圖39：輸入信號電平和遲滯

如圖 39 所示，輸入信號定義了兩個主要邏輯電平。V_{INL_MAX}是確保輸出FET關斷的最大低電平電壓；V_{INH_MIN}是確保輸出FET導通的最小高電平電壓。這些電平在相應的產品數據表中均有提及。這兩者之間的任何輸入電平都會產生一個未定義狀態，輸出FET可能導通或關斷。應避免這種情況，換言之，應用微控制器應避免輸入信號電平在V_{INL_MAX}和V_{INH_MIN}之間。圖39還解釋了輸入遲滯的概念。在輸入信號噪聲較高的情況下，沒有遲滯可能導致晶體管在超過導通所需閾值后重復導通和關斷。添加遲滯可確保晶體管保持導通，直到輸入信號的下降躍遷超過遲滯閾值，從而防止不必要的開關和相關的開關能量損耗。應注意的是，圖39中定義的遲滯閾值 (V_{IN_HYST}) 只是典型情況，它可以在兩個邏輯電平定義的窗口內變化。在下降輸入躍遷時，雖然輸出FET應在低于遲滯閾值時關斷，但只有低于V_{INL_MAX}，才能“保證”其關斷。因此，必須重申，應用應避免使用V_{INL_MAX}和V_{INH_MIN}之間的所有信號電平。關于典型V_{IN_HYST}電平，參見產品數據表。

在遲滯模塊之后，開關控制饋入控制邏輯模塊的命令，然后驅動電荷泵開啟/關閉輸出級。此外，該信號也被饋送到用于診斷的電流檢測控制。診斷使能/禁用 (DEN) 信號也采用了與圖38所示類似的電路模塊。

圖37中的電路接口描繪了一個單通道器件。如果是多通道器件，則對器件內的所有通道復制該輸入控制電路。對于所有通道的輸入和輸出，推薦外設電路保持不變。模擬電流檢測輸出一般由所有通道共享，數字通道選擇輸入（詳見多通道器件的產品數據表）將不同通道的檢測輸出復用為單個 CS 輸出。微控制器與此數字通道選擇輸入和控制電路模塊（器件內部）的接口與其他數字輸入相同。

開關特性

達到理想的開關性能是所有 MOSFET 的主要運行要求。這包括實現期望的開關速度并為期望的負載提供足夠的驅動能力，同時盡可能地降低開關期間的損耗。安森美高邊 SmartFET 旨在滿足各種范圍和類型的負載的開關要求。本部分討論高邊 SmartFET 在切換典型應用負載——阻性、電感和燈泡（容性）負載——時的行為。

阻性切換

阻性負載是非常典型的應用環境；隨著LED越來越多地用于汽車照明解決方案（包括車內和車外照明——參見阻性負載部分），阻性負載的推動力是多方面的。阻性負載雖然與非對稱極性挑戰（電感負載、繼電器等存在此類挑戰）無關，但常常需要更高的開關速度以及動態電流檢測和診斷，例如LED負載的PWM。此外，如果使用同一器件交替切換高瓦數燈泡負載和LED燈串，則從一個負載到另一個負載的轉換應該是平滑的，而且除了高功率驅動能力（對于燈泡而言）之外，還應有LED負載所需的精密電流檢測。

圖40中的理想化波形集描繪了阻性切換下的輸出行為：

圖40：阻性切換期間的輸入和輸出躍遷

電壓波形軌跡上的時間間隔和相應的時序標記如圖 40 所示。定義如下（除非數據表中另有說明）：

t_{d_on}：從輸入命令的上升沿到10%輸出電壓的延遲時間

t_on：從輸入命令的上升沿到90%輸出電壓的總導通時間

t_{d_off}：從輸入命令的下降沿到90%輸出電壓的延遲時間

t_off：從輸入命令的下降沿到10%輸出電壓的總關斷時間

S_Ron：導通期間從輸出電壓的30%到70%的壓擺率

S_Roff：關斷期間從輸出電壓的70%到30%的壓擺率

導通和關斷壓擺率的相對差異稱為壓擺率匹配度。某些安森美高邊器件（如 NCV84012A、NCV84008A 等）集成了睡眠模式特性（通常當輸入命令和診斷控制均已停用一定時間時），用以降低漏電流水平。在器件從睡眠模式激活的情況下，導通時間可能不同于通常的導通時間。有關睡眠模式下開關時間間隔的規格，參見相應的產品數據表。

導通和關斷延遲主要與使能和禁用電荷泵有關，壓擺一般由功率FET柵極的有源電路控制。這些時序參數是根據負載電阻、電池電壓、環境溫度等一組條件指定的。這些條件和時序規格可在特定產品數據表中查找。如前所述，切換負載時需要考慮電流檢測和診斷延遲（電流檢測時序參數參見圖 56）。PWM頻率和占空比的設置應使得器件能夠在輸入命令的每個周期輸出比例檢測電流并報告故障（如果有）。安森美的高邊SmartFET系列可滿足大多數汽車負載的開關速度要求。

開關能量損失主要取決于輸入電容 (CGS)、轉移電容 (CGD) 和輸出電容 (CDS) 的充放電。這些電容是器件寄生效應造成的，主要取決于幾何特征尺寸。具有較大活性硅面積的晶體管的 RDS(ON) 可能較低（因此導通損耗更低），但由于器件電容增加，開關損耗可能相當大。所有這些因素都要在設計和布局階段考慮，以實現理想性能。此外，這些損耗還取決于應用頻率，OEM 在定義需求規格時應予以考慮。

較高開關速度雖然有助于降低開關損耗并滿足PWM要求，但由于可能違反EMI/EMC要求，因此在應用中不一定總是可取的。為此，器件的速度需要受控，有時甚至要降低，以確保符合所需的EMI性能。圖41更好地說明了壓擺率控制概念。

圖41：阻性切換期間具有壓擺率控制的輸入和輸出躍遷

如上面的波形所示，當電荷泵使能時，輸出FET導通相對較慢。隨后是柵極電荷快速斜坡上升，當輸出達到其穩態電平（即晶體管完全導通）時，電荷泵調節并拉回柵極電荷，以避免任何過沖。調節機構可能存在，也可能不存在，這取決于具體控制技術（參見電荷泵——工作原理部分）。在關斷時，柵極電荷被迅速移除，因為電荷泵在開始時被禁用，接著是緩慢的受控放電。這些快速或穩定柵極充電（和放電）的不同區域使設計能夠在實現所需開關速度的同時控制EMI性能。應注意的是，圖41中的斜率躍遷顯示得相當明顯，目的是將該機制概念化。實際上，輸出電壓過渡是平滑的，不涉及任何扭結或突降。

除上述EMI影響外，當負載大于標稱值時，有些器件的壓擺率會降低（尤其是導通壓擺率）。此類負載一般可在應用的短路事件中觀察到——可以是“軟短路”或“硬短路”，具體取決于短路阻抗。減慢導通軌跡可改善對限流曲線的控制，允許在試圖以高電流水平調節輸出級的同時減少甚至（在某些情況下）消除振蕩。因此，在負載短路時常常會犧牲開關速度（以及相應的開關能量）和壓擺率匹配，以換取限流情況下無過沖/欠沖的穩定運行。

在保險絲替代應用中，很少需要外部可編程壓擺率來區分導通（起動后）和短路事件。上電時從外部降低壓擺率可提供下游容性負載通電所需的浪涌電流。另一方面，快速導通壓擺率會導致輸出電流迅速上升至短路閾值，從而使輸出級永久閂鎖。雖然安森美高邊SmartFET目前不提供外部可編程壓擺率特性，但上述重負載下的壓擺率控制是朝著保險絲替代解決方案的目標方向邁出的一步。應用中很少需要（周期性）切換保險絲，因此替代保險絲的SmartFET的開關速度和PWM要求不像其他傳統應用那么嚴格。

電感切換

繼電器和電感負載對于大多數汽車應用的運行是必不可少的。電感負載在輸出端不會以相同的極性切換，在電感反激事件期間需要限制輸出端的逆向電壓擺幅。這通常利用漏極-柵極過壓保護二極管Z_CL來完成。圖42為電感切換場景的示意框圖。

圖42：電感切換框圖

當輸入命令變為高電平時，電感充電至峰值電流，該峰值電流由電感的大小、漏極電位V_D、線路電阻R_L和“停留時間”（器件導通的持續時間）決定。此時的輸出電位為V_D-V_DSON。一旦輸入命令變為低電平，輸出電流便開始衰減，電感兩端產生一個電壓，以對抗此電流衰減。由于電感中的放電電壓和電流極性相反，因此輸出端觀察到負擺幅。在沒有過壓保護箝位二極管的情況下，此擺幅將受到體二極管擊穿（或雪崩）電壓的限制。這種情況可能對器件造成壓力，因為芯片上的受限區域（在體二極管附近）將導通高電流密度，可能導致芯片上產生局部“熱點”。此外，電感切換期間每次體二極管雪崩都可能損害其長期可靠性。為了避免這種情況，器件關斷時會使能一個有源柵源電路，它控制由漏柵箝位二極管、柵源阻抗和電感負載組成的導通路徑。當柵源阻抗兩端的電壓達到器件所需的輸入閾值時，輸出FET導通并導通電感釋放的電流，返回路徑通過電池和電源地。這種機制被稱為“有源箝位”，在這種情況下，電流密度分布在功率FET的整個有源區域，防止形成任何局部電流制約通道。在輸出電壓由微控制器檢測的應用中，有源箝位限制微控制器觀察到的輸出電壓幅度，從而保護其 I/O 接口。如果電池在電感反激事件期間斷開（或電池連接丟失），則感應放電的返回路徑將由控制邏輯電路的保護二極管和器件的接地阻抗網絡組成。此電路路徑不是為應對如此高功率事件而設計的，可能會受損。這種情況可以通過采用續流二極管來避免，它會為感應放電提供返回路徑。

圖43中的理想化波形集描述了切換電感時輸出電流和電壓的躍遷。

圖43：電感切換期間的輸入和輸出躍遷

以上波形忽略了任何寄生線路電阻以及電感負載的內阻。在串聯電阻相當大的情況下，輸出電流軌跡將不是線性的，而是表現出由時間常數 L/R 標記的指數曲率。應注意的是，在反方向上獲得的輸出電壓是電池電壓的函數：

（公式4）

其中 V_ZCL 是過壓保護箝位二極管的擊穿電壓。

器件的感應放電能力通常通過 SCIS（自箝位電感切換）能量指標來量化。在理想的感應放電事件中，不考慮損耗，能量可計算如下：

（公式5）

其中I_pk是電感充電達到的峰值電流。但在應用中，放電不是理想的，電源在所有充電和放電循環中保持連接。這降低了電感放電的可用電壓，并因此增加了放電或雪崩時間t_av。這種效應被概念化為放電的“有效電感”，其中

（公式6）

該有效電感大于物理電感 L，放電的能量計算如下：

（公式7）

以上計算和公式不包括串聯線路電阻的影響。如果考慮到這一點，雪崩時間和感應放電能量將如下式所示：

（公式8）

（公式9）

產品數據表給出了針對單脈沖感應放電和重復箝位 (RCL) 事件的額定能量。RCL 測試是讓器件經歷重復的箝位周期，同時將電感負載放電。對于安森美高邊 SmartFET，開關頻率足夠低，以確保芯片在每個充電周期開始時“冷卻”到環境溫度。RCL 額定值（給定電感和環境溫度下的最大開關電流）是在100萬次工作循環上定義的。直觀地看，該額定值低于單脈沖電感切換額定值。這些額定值一般繪制成相對于一系列電感和溫度的曲線，以幫助用戶選擇電感負載和相應的驅動電流（給定電感下器件消耗的能量不應大于數據表中的額定能量）。

燈泡切換

原則上，燈泡可用容性網絡的瞬態輸出特性來模擬，電流在導通時最大，逐漸降低到穩態電流，該穩態電流由完全導通時的電阻決定。高邊器件應能支持燈泡導通所需的浪涌電流曲線。燈絲電阻的變化（在導通期間）會產生非線性阻抗曲線。燈泡負載部分介紹了典型燈泡負載的電氣特性，例如瓦數、浪涌電流等，并推薦了適合切換特定燈泡負載的安森美高邊 SmartFET。燈泡浪涌現象和處理浪涌的策略——使用或不使用自動重試——也在燈泡負載部分中作了說明。

在燈泡控制期間，高邊FET的動態開關行為和工作模式與LED或電感負載情況非常不同。盡管燈泡具有與阻性負載相似的輸出極性（在導通和關斷時），但浪涌階段的重試使器件以線性模式工作，最大電流限制為I_LIM。在最后一次重試中，當電流接近標稱電流時，器件從線性模式轉換為 R_DS(ON) 模式。這種過渡應該是平滑的，避免任何抖動/輸出電平或電流突然變化，以免燈泡在浪涌階段后出現不希望看到的閃爍。右側的理想化波形集描述了這種情況，顯示了燈泡導通期間的輸出電流躍遷。

在t=0時，器件導通，電流以I_LIM為限；對于隨后的重試，器件在導通和關斷時通過差分熱關斷閾值和遲滯進行“調節”。輸出 FET 的柵極由I_LIM控制電路控制，電荷泵不起作用。最后幾次重試以紅色突出顯示，這是器件停止調節、電荷泵接管柵極控制的地方。I_LIM控制電路的接入和退出不應與電荷泵操作發生任何串擾。

圖44：燈泡浪涌期間重試的輸出電流躍遷

雖然差分熱關斷降低了器件上的瞬態熱應力，但它增加了通過重試充分（通常是負載電流衰減至浪涌電流的一半時）開啟燈泡所需的時間。在短路主要由限流峰值檢測方法控制的器件中，燈泡開啟時間可能進一步受到影響，以確保 SmartFET 安全工作。因此，峰值電流閾值和冷卻時間旨在平衡推薦的燈泡浪涌電流要求，同時保證器件安全工作。應適當選擇高邊器件，使其能夠在開啟時間的上限要求內開啟燈泡。

由于開啟燈泡所需的時間還取決于線路寄生阻抗，而該寄生阻抗可能因應用而異，因此很難推薦專門針對燈泡的SmartFET。為了規避這一挑戰，導通時間是在圖45所示的標準電路配置中測量。SmartFET的漏極電壓由驅動高邊基準電壓調節器的高精度快速運算放大器主動調節至所需基準電平。漏極和輸出連接使用粗而短的線纜，以將寄生電阻降至最低。有源電路可消除SmartFET在導通高浪涌電流時觀察到的漏極電壓的任何下降。原理圖沒有顯示與CS、DEN、GND等其他端子的連接。這些端子需要按照標準應用電路進行連接，不會對浪涌時序產生任何可察覺的影響。建議總是根據最壞情況提出，即燈泡的環境溫度為-40°C，DUT（被測器件）被置于室溫下。應注意的是，該測量電路僅用于為該系列器件提供標準化燈泡建議的目的，而不是實際應用所需的電路。有關推薦應用電路的詳細信息，參見應用接口和控制部分。

開關燈泡的另一個注意事項是電源電壓間歇性開路或突降的可能性。高邊開關應能在電池電壓達到標稱值后快速“反應”，以最小的延遲提供所需的浪涌電流，確保燈泡在期望的時間開啟。

圖45：燈泡浪涌時序測量電路

電流檢測和診斷

安森美高邊 SmartFET 配有模擬電流檢測 (CS) 輸出。該輸出用于兩個目的：a) 描述流經功率 MOS 的輸出電流水平；b) 指示故障條件（如有）存在。

操作方法

功率 FET 中的電流通過器件中集成的“檢測 FET”進行檢測。該檢測 FET 通常是功率 FET 或 DMOS 的一個較小鏡像分支，其漏極端子和柵極端子綁定到 DMOS 的漏極端子和柵極端子。圖 46 是描述電流檢測機制的框圖，圖 47 描述器件工作原理（以溝槽 FET 為例）：

圖46：描述電流檢測機制的框圖

圖47：電流檢測——器件工作原理

如上所述，功率FET和檢測FET具有共用的柵極和漏極端子；電流檢測設計的主要挑戰是盡量減小源極電位差。理論上，真正的電流鏡在電流調節模式下工作，對漏源電壓的依賴性極小（因此檢測到的電流僅取決于兩個FET的相對縱橫比）。然而，對于此處考慮的應用，功率FET需要作為開關完全導通，電流對漏源電壓有很強的依賴性。因此，源極電位的任何偏移都會使檢測到的電流（或檢測比）偏離預期值。框圖包括一個高增益運算放大器，它迫使兩個源極處于相同電位。在理想情況下，當源極電位之間沒有偏移時，功率FET和檢測FET的電流比可由幾何（有源面積）比（由常數K1/2表示，參見公式11）直接計算，假設這兩個FET具有完全匹配的電學、物理和結構特性。然而，這樣的設計在實踐中很難實現。模擬電路（主要是運算放大器）的失調和晶體管失配會將一個誤差因子與絕對檢測比相關聯，這在輕載時變得更加明顯。

（公式10）

K_X是考慮器件物理尺寸的常數，

V_OVX是過驅電壓

α是通道長度調制系數

V_DSX是漏源電壓降

S_R是檢測比

如圖46所示，流經檢測 FET 的電流作為檢測電阻R_CS兩端的電壓來測量，然后使用產品數據表中在不同條件下規定的檢測比來估算負載電流。如果存在故障情況，則故障狀態電流源超馳，CS引腳讀數為故障狀態電壓。故障狀態電流（以及R_CS兩端測得的相應電壓）通常高于正常運行時的最大檢測電流，這可以區分故障情況和無故障情況。正常狀態和故障狀態檢測電流都表現出對溫度（具有略呈負值的變化系數）和電池電壓的依賴性。當電池電壓下降時，由運算放大器輸出驅動的電流源會運行到所需的“裕量”之外，最終無法調節。這導致檢測電流減小。下一部分介紹檢測電阻的選擇標準，以確保 CS 輸出的行為符合預期。診斷使能 (DEN) 引腳使能/禁用電流檢測輸出，可以是高電平有效邏輯輸入或低電平有效邏輯輸入，具體取決于特定器件。除了有效電路設計外，可靠的電流檢測還需要優化（且穩定）的布局。右側芯片圖像中（以紅色）突出顯示了圖12中的電流檢測部分，檢測FET 最好位于功率FET的相對中心位置，并應避免出現任何受約束的幾何特征，以獲得均勻的電流密度。

圖48：突出顯示電流檢測模塊和檢測饋線的示例性布局

紅色虛線矩形包含將檢測晶體管橋接到控制邏輯部分的“檢測饋線”。在設計階段，應考慮兩個FET（檢測和功率）之間的任何寄生導通路徑。直觀地說，與檢測比更小的器件相比，檢測比更高的器件更難以布局和制造，因為與檢測FET相關聯的幾何形狀較小。

CS引腳接口和電流檢測

本部分介紹電流檢測引腳與微控制器的接口。下圖49僅關注圖37中的電流檢測模塊。電阻R_CS檢測CS引腳的電流輸出。假設CS引腳提供恒定的檢測電流，則R_CS兩端產生的電壓與R_CS的大小成線性比例關系。此假設是有效的，只不過對某些R_CS值無效。對于非常高的檢測電阻（通常>10kΩ），內部電流源無法調節（原因是裕量限制，如前所述），從CS引腳流出的電流減小，從而使R_CS兩端的電壓飽和。這種行為如圖50所示。R_CS兩端的電壓V_SENSE線性提高，直至達到V_(SENSE)SAT，隨即飽和。

圖49：微控制器與 CS 引腳的接口

圖50：檢測電壓隨 RCS 的變化

V_(SENSE)SAT 電平雖然通常接近V_BATT，但可能因器件和技術而異，應參考特定產品數據表以了解檢測飽和電壓。當檢測電流減小時，檢測比增大，與負載電流估計相關聯的誤差因子變得更加明顯，這是令人討厭的。到目前為止，討論集中在正常或非故障狀態下的操作。如果存在故障情況，則故障狀態電流源（參見圖46）有效，并迫使電流流出CS引腳。根據具體器件設計，對于較大R_CS值，V_SENSE可能一直上升到V_BATT（減去內部電路元件上的微小壓降），例如 NCV84160 就是如此；另一種情況是，它具有一個低于V_BATT的固定飽和點。總之，過大的檢測電阻可能使檢測電壓飽和，從而使輸出檢測電流（以及因此估計的負載電流）產生誤差。另外，對于較高R_CS值，很難（以足夠的置信度）區分故障狀態與非故障狀態V_SENSE。如果選擇的檢測電阻值過低，則檢測到的電壓可能太小而無法由微控制器的A/D采樣。此外，高精度小檢測電阻價格昂貴，可能會提高系統成本。考慮到這些影響，應選擇理想的檢測電阻——建議的值通常在1kΩ~5kΩ范圍內。如需任何具體建議，請參考產品數據表。

除了電壓裕量限制外，檢測比精度還取決于模擬電路的驅動電流能力，尤其是饋電給檢測FET的電流源（參見圖51，由運算放大器驅動的 PMOS電流源）。在負載電流非常高的情況下，檢測電流達到由內部電流源的能力決定的最大值。負載電流的任何進一步增加都不會使檢測電流提高，因此，檢測比開始偏離，哪怕有足夠的電壓裕量可用于內部模擬電路元件的操作。該最大檢測電流通常定義為遠低于故障狀態檢測電流的下限，并在產品數據表中明確。

以上討論表明，在某些情況下，CS引腳處的電位可能一直上升到 VBATT。這可能會對微控制器的A/D級造成壓力/損壞，尤其是在電池電壓較高的情況下。為了防止這種情況，建議使用外部箝位Z_CS，如圖49所示。電阻R_SENSE限制通過Z_CS的電流。RC網絡包括RA/D和 C_CS，是推薦用于輸入A/D的低通濾波器。數據表中給出了這些元件的值，客戶也可以根據其A/D級的要求進行選擇。

CS使能/禁用邏輯

安森美高邊 SmartFET 內部可以使用不同的邏輯拓撲來使能/禁用模擬電流檢測輸出。例如，NCV84160 采用電流檢測禁用邏輯輸入，在接收到Hi（邏輯電平）命令信號時禁用（關閉）CS輸出。換句話說，CS 操作遵循低電平有效邏輯。NCV84140 和 NCV84012A 等其他器件具有高電平有效電流檢測使能邏輯輸入，當從微控制器接收到 Hi（邏輯電平）命令信號時，CS 輸出開啟。在 CS 輸出通過選擇輸入引腳多路復用的多通道器件中，使能/禁用邏輯為所有通道共用（見圖 14）。CS禁用/使能引腳的信號調理電路、邏輯電平和遲滯與輸入引腳類似。輸入控制和遲滯部分仔細考慮了輸入控制邏輯和信號調理。接 GND 的 ESD 保護二極管Z_ESD（見圖 21）限制此引腳觀察到的電位，而且在電池反向情況下提供保護。將該節點連接到微控制器時，建議使用保護電阻。

輕載時的電流檢測精度改進

精確估計負載電流需要精確測量檢測電流，并且檢測比在期望的負載范圍內保持穩定。前者是測量系統精度的核心問題（其責任在于應用的用戶），后者更多的是器件設計的挑戰。此挑戰在小負載電流（稱為輕載情況）下加劇，此時 FET 兩端的電壓（漏源和柵源）與工藝失調和失配相當。下式概括了低負載電流下的這兩個主要問題：

（公式11）

其中，SR_Err是與檢測比相關聯的誤差因子，V_OFF是運算放大器的輸入失調（見圖51），ΔV_th是功率FET和檢測FET之間的閾值失配。

根據公式11，檢測比的誤差因子取決于運算放大器（迫使兩個源極節點合在一起）的輸入失調和兩個FET的閾值失配。

圖51：描繪運算放大器失調和工藝失配引起的檢測比誤差的電路原理圖

在輕載下，功率FET的漏源電壓降得過低，與運算放大器輸入失調電壓相當，使得公式11 中的第一個因子成為決定檢測比的主導因素。根據運算放大器失調的極性，檢測比可能高于或低于額定值。

為了緩解上述問題，器件采用“去飽和”電路來拉低電荷泵并削減柵極電壓，從而提高器件的R_DS(ON)（從而提高V_DS壓降）。增加的V_DS壓降使相關的誤差因子降低。對于輕載，如果負載電流進一步降低，柵極電壓也會進一步降低；在某一閾值以下，漏源壓降保持恒定。“輸出壓降限制”參數以及相應的輕載閾值可在特定產品數據表中查找。在這種輕載情況下，R_DS(ON)不是什么大問題，因此可以用導通狀態阻性壓降來換取電流檢測精度的改善。圖52解釋了去飽和模式下漏源電壓和柵源電壓的變化。

在高負載電流下，柵源電壓被驅動至電荷泵最大能力所支持的高電平，漏源電壓與電流呈線性比例關系——本質上，器件的行為類似于低歐姆電阻。負載電流低于某一閾值時（即輕載情況），柵源電壓被拉低，隨后漏源電壓被固定在V_SAT電平。在該區域中，器件工作在線性或非R_DS(ON)模式，負載電流與柵源電壓呈平方律關系。因此，這種機制被稱為去飽和。一旦柵源電壓降至閾值電壓V_TH以下，電流就會降至零（實際上存在一定的極小亞閾值漏電流）。

圖52：去飽和模式下漏源電壓和柵源電壓的變化

以下是高邊SmartFET在去飽和模式下的特性曲線示例，它描繪了溫度依賴性。

圖53：不同溫度下V_DS與負載電流的依賴關系

輸出壓降限值在整個溫度范圍內相當穩定。閾值電流變化的原因是 R_DS(ON)隨溫度變化。

下面的理想化曲線解釋了利用去飽和改善檢測比的機制：

圖54：利用去飽和提高電流檢測精度

雖然上述方法降低了與運算放大器失調相關的檢測比誤差，但柵源電壓的降低會使第二個因子（參見公式11）——閾值失配——成為決定誤差的主導因素。當柵極電壓降低時，兩個FET的過驅動變得與閾值電壓的失配相當，這再次使檢測比偏離其標稱值。為了在輕載下實現出色的電流檢測精度，新型高邊SmartFET系列（如NCV84008A、NCV84012A等）采用分離式FET控制電流檢測機制，而不是去飽和。工作原理如圖55所示。通過關閉功率FET的一部分，而不是在低柵極電壓下對其進行調節，可以解決輕載下運算放大器失調占主導地位的困境。這樣就可以在輕載下實現所需的R_DS(ON)增加（隨后V_DS增加，相比于失調而言），而不需要在低柵極過驅電壓下驅動輸出級，從而消除V_TH失配誤差。檢測輸出在輕載下也會縮小，以維持符合要求的恒定電流檢測比。這種機制的一個主要挑戰是定義要關斷的輸出FET部分的比率，以及確保分離部分的同步，尤其是限流等高壓力情況下。在輕載下，功率FET的V_DS與輸出電流成比例（不像去飽和情況下V_DS保持恒定，如圖55所示），因此輕載操作的閾值根據輸出電流而不是輸出壓降限制來定義。對于傳統去飽和機制，兩個FET最好緊密匹配，以降低任何閾值相關的偏移。故障報告電路的架構（圖55）對于這兩種不同的輕載精度改進技術是相同的。

要注意的是，檢測比也隨著溫度和負載電流而漂移（尤其是在較小負載電流下）。電流檢測校準部分中介紹的校準程序有助于提高所需負載電流范圍內的精度。