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SIC將會發力智能車

碳化硅

碳化硅在功率半導體市場（尤其是電動汽車）中越來越受歡迎，但對于許多應用來說仍然過于昂貴。

原因很容易理解，但直到最近，碳化硅在很大程度上還是一種不夠成熟技術，不值得投資。現在，隨著對可在高壓應用中工作的芯片的需求不斷增長，SiC 受到了越來越多的關注。與硅功率器件的其他潛在替代品不同，SiC 具有熟悉的優勢。

SiC 最初用于晶體收音機中的檢測器二極管，是最早具有商業價值的半導體之一。商用 SiC JFET 自 2008 年起就已上市，在極端環境的電子產品中特別有用。SiC MOSFET 于 2011 年實現商業化。該材料具有 3.26 eV 的中等帶隙，擊穿電壓是硅的 10 倍。

不幸的是，SiC 的制造也非常困難。日立能源全球產品管理副總裁托比亞斯·凱勒 (Tobias Keller) 解釋說，標準的直拉法 (CZ) 增長方法并不可行。CZ 生長在二氧化硅坩堝中將硅在約 1500°C 的溫度下熔化，但碳化硅的熔點高于 2700°C。

SiC 晶體通常通過Lely 方法生長。SiC 粉末在氬氣氣氛中加熱到 2500°C 以上，并升華到晶種上。該過程給出了足夠的結果，但容易出現缺陷且難以控制。對傳入的 SiC 晶圓進行檢查的工程師通常會發現由于堆疊錯誤和其他缺陷而導致的大量“死區”。

SiC 器件構建在針對預期工作電壓進行優化的定制外延器件層上，較厚的外延層可以承受更高的電壓，但它們也往往有更多的缺陷。在過去兩年中，晶圓質量的提高和死區的早期識別使整體良率提高了 30%。

用于更高遷移率

SiC MOSFET 的更好電介質進一步受到柵極氧化物/碳化物界面質量普遍較差的限制。在 IEEE 電子器件會議 (IEDM) 上展示的工作中，日本京都大學和大阪大學的研究員 T. Kimoto 及其同事解釋說，界面處的碳-碳缺陷似乎是由 SiC 的直接氧化造成的。這些缺陷位于 SiC 導帶邊緣附近，它們會增加溝道電阻并導致成品器件的閾值電壓漂移。

作為 SiC 氧化的替代方案，Kimoto 的研究小組首先用氫等離子體蝕刻表面，然后通過 CVD 沉積 SiO2，然后對界面進行氮化。該工藝降低了陷阱密度，并使反型層電子遷移率在 10V 柵極偏壓下增加了一倍以上，達到 80 cm2/V-sec。

一種未命名的高 k 介電化合物也可以與 SiC 形成低缺陷界面，而無需 SiO2所需的鈍化步驟。與硅器件一樣，SiC MOSFET 使用高 k 柵極電介質也會增加給定電容下的物理厚度，從而減少柵極漏電流。

SiC 載流子的較差遷移率給器件設計人員帶來了另一個挑戰。即使經過幾十年的努力，通過優化柵極電介質實現的最佳遷移率仍然比硅低10倍。因此，溝道電阻相應地比硅高10倍。

在功率器件中，低遷移率限制了性能和耐用性。器件電阻和開關損耗直接影響電動汽車的續航里程等參數。雖然注入摻雜劑和結構修改可以降低溝道電阻，但這樣做可能通過增加電流密度來減少短路耐受時間。

短路耐受時間是功率器件的重要安全參數。如果設備因任何原因發生短路，它需要存活足夠長的時間才能使保護電路做出響應。故障不僅會導致電力負載永久性損壞，還會導致用戶受傷、火災和財產損失。確切的要求取決于保護電路的設計，但通常為 5 至 10 微秒。隨著電流密度的增加，短路條件下的溫度也會增加，并且耐受時間會減少。

SiC MOSFET 的商業采用進展緩慢，部分原因是這些器件的耐受時間往往比類似額定硅器件短。因此，設計人員希望改變溝道電阻和電流密度之間的關系。是否可以在不將電流密度增加到危險水平的情況下降低電阻。

一種可能的解決方案是減少柵極偏壓，同時減少氧化物厚度。更薄的氧化物可以改善溝道的控制（如硅 MOSFET 一樣），從而允許較低的電壓運行。該解決方案幾乎不需要對制造過程進行任何改變。雖然對具有薄電介質的 SiC 器件的研究很少，但硅器件使用薄至 5 nm 的氧化物，而不會產生過度的隧道效應。此外，如上所述，使用高k電介質可以提供更好的溝道控制，同時保持物理厚度。

紐約州立大學理工學院的 Dongyoung Kim 和 Woongje Sung 提出了第二種替代方案，旨在通過增加有效溝道厚度來降低電流密度。他們使用 4° 傾斜角注入深 P 阱，利用沿 <0001> SiC 晶格方向的離子溝道。這種方法只需要對制造工藝進行微小的改變，因為深井注入使用與傳統井相同的掩模。由此產生的器件將最大漏極電流降低了約 2.7 倍，并將耐受時間延長了四倍。

為了解決類似的問題，硅行業轉向了現在無處不在的 finFET。增加恒定電流下的溝道面積會降低電流密度。普渡大學的研究人員展示了一種具有多晶硅柵極和多個亞微米鰭片的 SiC 三柵極 MOSFET，實現了特定溝道電阻降低 3.6 倍。