在Verilog中，repeat語句不需要使用begin和end塊。repeat語句是一種循環控制語句，允許重復執行一個代碼塊指定的次數。它的一般語法如下：

repeat (n) statement;

其中，n是一個常量或者表達式，指定代碼塊需要循環執行的次數。statement表示需要重復執行的語句。

與其他循環控制語句相比，如for和while，repeat語句的語法較為簡單。它是一種方便的循環結構，特別適用于當循環次數是已知的固定值時。

下面是一個使用repeat語句的例子，可以更好地理解它的用法：

module example;

reg [3:0] count;
reg [3:0] data;

always @ (posedge clk)
begin
repeat (4) begin
data <= data + 1;
end
end

endmodule

在上述例子中，定義了一個4位的計數器變量count和一個4位的數據變量data。在每個時鐘的上升沿，通過repeat語句重復執行一個代碼塊，這個代碼塊將data變量加1，循環執行4次。這樣，每4個時鐘周期，data變量的值將增加4。

需要注意的是，repeat語句不具備循環條件判斷功能，只是簡單地重復執行指定的次數。因此，不需要使用begin和end塊來組織代碼塊，只需在repeat語句后面直接跟上要執行的語句即可。

總結起來，repeat語句是一種Verilog中的循環控制語句，用于重復執行指定次數的代碼塊。它的語法簡單，不需要使用begin和end塊，直接在repeat語句后跟上要執行的語句即可。