AD9361是ADI推出的面向3G和4G基站應用的高性能、高集成度的射頻解決方案。該器件集RF前端與靈活的混合信號基帶部分為一體，集成頻率合成器，為處理器提供可配置數字接口。AD9361接收器LO工作頻率范圍為70 MHz至6.0 GHz，發射器LO工作頻率范圍為47 MHz至6.0 GHz，涵蓋大部分特許執照和免執照頻段，支持的通道帶寬范圍為200 kHz以下至56 MHz。

兩個獨立的直接變頻接收器擁有首屈一指的噪聲系數和線性度。每個接收(RX)子系統都擁有獨立的自動增益控制(AGC)、直流失調校正、正交校正和數字濾波功能，從而消除了在數字基帶中提供這些功能的必要性。TheAD9361還擁有靈活的手動增益模式，支持外部控制。每個通道搭載兩個高動態范圍模數轉換器(ADC)，先將收到的I信號和Q信號進行數字化處理，然后將其傳過可配置抽取濾波器和128抽頭有限脈沖響應(FIR)濾波器，結果以相應的采樣率生成12位輸出信號。

發射器采用直接變頻架構，可實現較高的調制精度和超低的噪聲。這種發射器設計帶來了行業較佳的TX誤差矢量幅度(EVM)，數值不到?40 dB，可為外部功率放大器(PA)的選擇留出可觀的系統裕量。板載發射(TX)功率監控器可以用作功率檢測器，從而實現高度精確的TX功率測量。

完全集成的鎖相環(PLL)可針對所有接收和發射通道提供低功耗的小數N分頻頻率合成。設計中集成了頻分雙工(FDD)系統需要的通道隔離。

AD9361系統構成

AD9361的框架如下圖2-1所示：

圖2-1

它支持2x2 MIMO通信，收發各有兩條獨立的射頻通路。

TX射頻前端構成如下圖2-2所示：

圖2-2

TX數據通路如下圖2-3所示：

圖2-3

RX射頻前端構成如下圖2-4所示：

圖2-4

RX數據通路如下圖2-5所示：

圖2-5

初始化及校準總述

AD9361在上電之后便會進入休眠狀態。此時用戶需要根據所需參數，對芯片進行初始化配置。其配置包括以下幾方面：

基本參數配置（包含SPI時鐘頻率、DCXO補償、射頻時鐘使能）

BB PLL頻率配置及校準

PolyPhase TX Digital Filter的系數寫入

PolyPhase RX Digital Filter的系數寫入

數字數據接口配置

AuxDAC/AuxADC初始化

Control_Out端口輸出配置

GPO端口參數配置

頻率無關的射頻參數配置，包括LO Power、VCO&LDO

參數配置、Charge Pump校準等）

T/Rx頻率綜合器參數配置

T/Rx工作頻率配置及校準

Mixer GM table增益配置

RX Gain table配置

RX手動增益配置

T/RX基帶模擬濾波器校準（tune）

RX TIA配置及校準

二級TX濾波器校準

ADC初始化

BB/RF DC校準

發射數據正交性校準（相當于IQ校準）

TX增益配置

RSSI及功率測量的初始化

使用AD9361，我們主要關注的有五個方面：一是其中各器件的校準；二是有關濾波器的配置；三是有關數字部分接口的模式、工作方式的配置；四是射頻工作狀態機控制；五是有關T/Rx增益的配置。以下分4節對這幾個方面分別闡述。

時鐘源和RF & BB PLL頻率綜合器

由于時鐘是整個芯片的核心，在介紹上節所述五方面之前，我們先詳述一下AD9361的時鐘、PLL和頻率綜合器。

01

參考時鐘及DCXO

AD9361使用分數分頻鎖相環生成一個本地時鐘為信號轉換、數字濾波器、IO端口提供時鐘源。這些PLL均需要一個參考時鐘，這個時鐘可以通過外部晶振提供，或者由外部晶體加上一個可變電容生成所需頻率。在使用外部晶體的情況下，需使用DCXO補償晶體頻率來保證輸出參考時鐘穩定。

02

RF & BB PLL頻率綜合器

圖4-1

參考時鐘輸入后，分別進入3個獨立的PLL（如圖4-1所示），分別為T/RX頻率綜合器、基帶PLL提供參考時鐘源。3個PLL需各自進行校準。

A）TX、RX PLL的鎖定

在FDD模式下，TX和RX的PLL可工作在不同頻率下，它們同時開啟；TDD模式下，TX和RX的PLL根據收發情況輪流開啟。

一般的TDD模式工作狀態按照Rx-ALERT-Tx-ALERT-Rx跳轉，基帶通過跳轉TXNRX信號來控制TX、RX狀態的跳轉，當TXNRX從0跳變到1時，RX PLL關閉，TX PLL開啟并進行重新校準鎖定，反之TX PLL關閉，RX PLL開啟并重新校準鎖定。TDD模式下每次PLL校準鎖定的時間大概為45us~60us左右。

不過假如系統每次收發幀所使用的載波頻率不變，則不需每次打開TX或RX時重新進行校準，而沿用上一次的校準值。此時需要在一次校準過后將寄存器中的VCO Cal比特關閉，這樣可以明顯得縮短信號收發之前，頻率綜合器的穩定時間。

B）Fast Lock模式

假如你的系統需要在多個頻點上工作，則可以使用Fast Lock模式，它支持保存多個頻點的頻率控制字，使得頻率變化是，PLL的鎖定時間短。然而這種模式TX和RX分別只能保存8個頻點，還是有一點局限性。

器件校準

AD9361的校準及其校驗方式簡介如下表5-1所示：

表5-1

每次芯片上電或者硬件復位之后都必須進行校準，校準之后的參數會被保存。

校準的順序由狀態機控制，其狀態如下表5-2所示。由于其中部分校準需導入其他校準所得結果，因此假如多個校準同時使能，則校準順序由校準狀態機控制。當校準狀態機停留在0x1狀態時，表示校準完成。

需要注意的是：T/Rx的基帶濾波器校準不受校準狀態機控制，必須在其他校準均不進行時，進行T/Rx基帶濾波器的校準。

表5-2

下面對幾個重要的校準進行單獨闡釋。

注1：RF頻率綜合器VCO校準

AD9361的發射和接收的頻率綜合器是獨立的，因此TX和RX的RF VCO校準需分別進行。

在TDD模式下，TXNRX為高代表發射，TXNRX低代表接收，做RF TX VCO校準是，TXNRX需拉高；RF RX VCO校準時，TXNRX拉低。FDD模式下，需要將ENSM調整到ALERT狀態，隨后使能頻率綜合器校準。

官方建議無論使用TDD還是FDD工作模式，均可在做RF頻率綜合器VCO校準時，使用FDD的校準方式，因為FDD校準的頻率較為準確穩定，但是弊端是耗時較長。

注2：T/Rx模擬濾波器校準

模擬濾波器校準有一點需要注意，在進行校準帶寬設置時，帶寬值需要設置成BB帶寬的1.6倍，BB帶寬值是基帶復數輸出帶寬的一半，即RX為26MHz~0.2MHz，TX為20MHz~0.625MHz。

濾波器配置

本節介紹發射和接收的濾波器通路。

01

發射濾波器通路

TX濾波器通路總體分為3級數字濾波器和兩級模擬濾波器，示意圖如下圖6-1所示：

圖6-1

通路輸入為I、Q兩路12bit補碼。

A）TX數字濾波器

數字濾波器分為4級，主要用于對接口I、Q信號進行插值濾波。它們可由用戶控制選通。

第一級Prog TX FIR支持1倍、2倍、4倍插值，可通過用戶配置最高128階位寬16bit濾波器系數，并且可提供0~-6db濾波器增益。其插值倍數和濾波器階數關系如表6-1所示：

表6-1

第二級HB1是一個固定2倍插值低通濾波器。其濾波器系數為[?53, 0, 313, 0, ?1155, 0, 4989, 8192, 4989,0, ?1155, 0, 313, 0, ?53]。頻率幅度相應如圖6-2:

圖6-2

第三級HB2也是一個固定2倍插值低通濾波器，系數為[?9, 0, 73, 128, 73, 0, ?9]。其幅頻相應如圖6-3所示。

圖6-3

第四級HB3/INT3可實現2倍或者3倍插值。2倍插值濾波系數為[1, 2, 1]，其幅頻相應如圖6-4所示。三倍插值系數為[36, ?19, 0, ?156, ?12, 0, 479, 223, 0, ?1215, ?993, 0, 3569, 6277,8192, 6277, 3569, 0, ?993, ?1215, 0, 223, 479, 0, ?12, ?156, 0, ?19, 36]，幅頻相應如圖6-5所示。

圖6-4

圖6-5

B）TX模擬濾波器

在數字濾波信號經過DAC轉換成模擬信號之后，需要經過低通濾波器在濾除雜散干擾。

模擬濾波器分為兩級，帶寬均可配置。第一級的帶寬范圍較窄，為625kHz~32MHz，通帶帶寬設置為信號帶寬的1.6倍；第二級的帶寬范圍為2.7MHz~100MHz，通帶帶寬設置為信號帶寬的5倍。

02

接收濾波器通路

接收通路分為兩級模擬濾波器和四級數字濾波器，連接示意圖如圖6-6所示：

圖6-6

通路輸出也為12bit補碼。

A）RX模擬濾波器

接收端模擬濾波器也分為兩級，第一級TIA LPF的可配置帶寬為1MHz~70MHz，配置帶寬設置為信號帶寬的2.5倍；第二級BB LPF的可配帶寬為200kHz~39.2MHz，配置帶寬為信號帶寬的1.4倍。

B）RX數字濾波器

數字通路的4級濾波器正好是發射通路的反向。

第一級HB3/DEC3為2倍或3倍抽取可選。2倍抽取的濾波系數為[1, 4, 6, 4, 1]，其幅頻相應如圖6-7所示。3倍抽取濾波器系數為[55, 83, 0, ?393, ?580, 0, 1914, 4041, 5120, 4041, 1914, 0, ?580,?393, 0, 83, 55]。其幅頻相應如圖6-8所示。

圖6-7

圖6-8

第二級HB2和第三級HB1均為2倍抽取的低通濾波器。其系數如下：

HB2：[?9, 0, 73, 128, 73, 0, ?9]

HB3：[?8, 0, 42, 0, ?147, 0, 619, 1013, 619, 0, ?147, 0, 42, 0, ?8]

HB2的幅頻相應如圖6-9，HB3的幅頻相應如圖6-10。

圖6-9

圖6-10

最后一級Prog RX FIR也支持1倍、2倍、4倍抽取，可通過用戶配置128階位寬16bit濾波器系數，并且可提供-12db、-6db、0db、6db濾波器增益。

數字接口詳述

AD9361與數字基帶的接口示意圖如圖7-1所示：

圖7-1

數字接口電平有兩種可配置模式：CMOS和LVDS。

01

接口功能介紹

AD9361主要的接口有SPI、數據端口P0_D、P1_D、DATA_CLK、FB_CLK、TX_FRAME、RX_FRAME、ENABLE、TXNRX。

SPI：該芯片集成的SPI接口為4線SPI，可讀可寫，主要用于配置內部寄存器。

P0/1_D：這是數據傳輸端口，位寬均為12bit，根據應用模式可配置成輸入、輸出和雙向。

DATA_CLK：DATA_CLK由AD9361輸出。該時鐘主要用于RX狀態外部數字基帶對P0_D、P1_D數據采樣，數字基帶生成的數據和控制信號均需為DATA_CLK時鐘域的，否則可能導致AD9361獲取數據時的采樣問題。CMOS模式下DATA_CLK通過DATA_CLK_P端口輸出。

FB_CLK：FB_CLK是DATA_CLK反饋到AD9361的數據時鐘。用于AD9361內部對TX_FRAME、ENABLE、TXNRX信號的上升沿采樣，以及對于P0_D、P1_D數據端口的上升沿和下降沿采樣。注意：FB_CLK必須與DATA_CLK同源（頻率相同，占空比相同），對兩個時鐘的相位沒有要求。CMOS模式下，僅適用FB_CLK_P線。

RX_FRAME：RX_FRAME用于在接收狀態下標識P0_D、P1_D的數據有效。它可以配置成常高，或是50%占空比的脈沖信號。

TX_FRAME：TX_FRAME用于TX狀態下，標識發射數據有效。其時序與RX_FRAME類似。發射狀態下，TX_FRAME為低，射頻發射空數據。

ENABLE & TXNRX：ENABLE和TXNRX信號主要在TDD模式下使用，ENABLE拉高時，根據TXNRX信號，使射頻芯片進入TX或RX狀態，TXNRX為1表示TX，為0表示RX。

02

接口模式

AD9361數字接口模式主要分四個方面：電平模式（LVDS、CMOS），數據速率（Single Data Rate（SDR）、Dual Data Rate（DDR）），端口模式（Dual Port、Single Port）、收發天線個數（1T1R、2T2R）（此處暫時不詳述）。

A）電平模式

接口電平模式主要根據電平信號類型來分類，主要分為兩種：LVDS模式和CMOS模式。它們的區別體現在可使用的信號bit為上。

CMOS模式下，各種接口時序的最高頻率如表7-1所示。

表7-1

LVDS模式下，各接口時序的最高頻率如表7-2所示。

表7-2

CMOS模式下，所有接口信號都是單端信號。在此電平模式下，允許兩組12bit端口P0_D、P1_D并行使用，即允許雙端口時序。CMOS模式下，單端口信號TX時序如圖7-2，RX時序如圖7-3；P0/1_D和T/Rx_D_P/N的對應關系可參見硬件連接的spec。

圖7-2

圖7-3

LVDS模式下，每bit信號需要P和N兩個接口，因此24bit接口用作12bit數據信號。LVDS模式下，TX信號時序如圖7-4所示，RX信號時序如圖7-5所示。

圖7-4

圖7-5

B）數據速率

數據速率是針對數據端口和時鐘的關系來區分。主要分為兩種：Single Data Rate（SDR）、Dual Data Rate（DDR）。

SDR的時序舉例如下圖7-6所示：

圖7-6

DDR的時序舉例如圖7-7所示：

圖7-7

C）端口模式

端口模式的區分主要根據使用端口的個數上，分為雙端口（Dual Port）和單端口（Single Port）。

單端口如圖7-8所示；雙端口如圖7-9所示。

圖7-8

圖7-9

射頻工作狀態機控制

AD9361的工作模式通過狀態機（ENSM，enable state machine）控制，ENSM可通過SPI控制狀態跳轉，也可以通過ENABLE、TXNRX pin信號來實時控制。不過假如校準不成功，這些控制均無效。

圖8-1為TDD和FDD模式下，ENSM各狀態之間的跳轉關系。圖中的TO_ALERT是通過寄存器ENSM Config1控制，它的作用是在ENSM從TX或者RX狀態跳轉到WAIT狀態后，自動進入ALERT狀態。

圖8-1

ENSM的狀態定義如表8-1所示。

表8-1

01

SPI控制

SPI控制跳轉與接口時鐘DATA_CLK非一個時鐘域，因此被認為是異步跳轉，默認關閉，可通過ENSM Config1寄存器打開。

ENSM狀態機控制寄存器如下表8-2所示：

表8-2

其中Force Rx、Force Tx、Force Alert State用于在TDD模式下，SPI控制狀態機。而在FDD模式下，Force Rx信號是無用的，從ALERT->FDD狀態通過Force Tx控制。

02

ENABLE/TXNRX PIN控制

ENABLE/TXNRX Pin控制跳轉默認開啟。這種控制模式還分兩種：一種是Pulse Mode；二是Level Mode。

Pulse Mode

PulseMode的Pulse主要是針對ENABLE信號而言的。TXNRX主要標示下一個狀態是跳轉到TX還是RX，為1時跳轉TX，為0時跳轉RX。

ENABLE以脈沖的形式給出，脈寬不得小于一個FB_CLK周期。TDD模式下控制時序如下圖8-2所示：

8-2

FDD模式下，控制時序如圖8-3所示：

圖8-3

Level Mode

LevelMode下，ENABLE以電平形式給出，而ENABLE信號為高時表示芯片現在處于工作狀態。而VCO、LDO的上電使能還是要通過SPI配置。

TDD模式下，控制時序如圖8-4所示：

圖8-4

FDD模式下，控制時序如圖8-5所示：

圖8-5

03

FDD Independent模式

AD9361的TX和RX在FDD模式下允許工作在同一載波頻率下，這就使得FDD模式不局限于僅適用在全雙工系統中。像wifi、藍牙這樣的半雙工系統，也可以使用FDD模式來避開TDD模式下PLL穩定時間較長的問題。而假如FDD模式，TX、RX工作在同一頻率，則會導致發送和接收的相互干擾，此時我們就需要TX、RX支持開關。

而本小節的FDD Independent模式便支持收發開關獨立控制，功能開關是ENSM Config2 D7比特。功能開啟后，可通過TXNRX、ENABLE共同控制TX、RX的開啟關閉，控制邏輯如表8-3所示。

表8-3

這個模式下，收發關閉后，狀態機是不會跳轉到FDD FLUSH狀態的，因此用戶使用時要控制好時間，在兩次收或者發開啟之間留下足夠的時間清空殘留數據。

FDDIndependent模式的Level Mode和Pulse Mode的控制時序如圖8-6所示：

圖8-6

04

ENSM與RF VCO校準

ENSM會輸出一個內部信號，控制TX、RX頻率綜合器校準。

FDD模式下，TX、RX頻率綜合器會在兩種情況下進行校準，一是ENSM從WAIT->ALERT時，二是頻率控制字寫入時。而在FDD狀態下，校準結果是保持不變的。

TDD模式下，與FDD類似，會在ENSM從WAIT->ALERT時進行校準，在頻率控制字寫入時，會根據TXNRX判斷，讓當前使能的VCO進行校準。

為了節省功耗，TDD模式下，T/Rx的VCO并一直保持鎖定狀態，在RX使能時，TX VCO會關閉，反之亦然。當TXNRX改變時，再對當前使能的VCO重新校準。因此在使用時，ALERT狀態下應該盡早跳轉TXNRX來為VCO校準爭取較多時間。

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審核編輯 黃宇