Cadence 與 Intel 代工廠合作開發并驗證了一項集成的先進封裝流程。該流程能利用嵌入式多晶粒互連橋接（EMIB）技術來應對異構集成多芯粒架構不斷增長的復雜性。此次合作意味著 Intel 客戶將能夠利用先進封裝技術來加速高性能計算（HPC）、人工智能和移動設備計算的設計空間方面的進步。這一先進的 EMIB 流程將使設計團隊受益，幫助他們從早期系統級規劃、優化和分析無縫過渡到 DRC 實現和物理簽核，并且無需轉換數據格式。這是一次革命性的合作，有望顯著縮短復雜多芯粒封裝的設計周期。

此先進封裝流程包括 Cadence AllegroX APD（用于元件擺放、信號/電源/接地布線、設計同步電氣分析、DFM/DFA 和最終制造輸出）、Integrity3D-IC Platform 與 Integrity System Planner（用于系統級設計聚合、規劃和優化）、Sigrity與 Clarity求解器（用于 3D 電磁提取、雙參數生成、早期和簽核信號完整性、直流/交流電源分析以及封裝模型提取）、Celsius求解器（用于早期階段和簽核階段的熱簽核/應力分析）、VirtuosoStudio（用于 EMIB 橋接的信號/電源/接地布線）以及 PegasusVerification System（用于簽核 DRC 和 SystemLVS）。

“越來越多的工程師開始將目光轉向多芯粒架構和先進封裝，因此擁有合適的設計工具和方法變得更加重要，”Cadence 定制 IC 和 PCB 事業部研發副總裁 Michael Jackson 說道，“Cadence 與 Intel 的合作通過提供經過 EMIB 認證的參考流程，有助于簡化向異構集成解決方案的過渡。這一流程經過優化，可以幫助雙方的共同客戶輕松應對現代電子設計的復雜性，在瞬息萬變的科技市場保持前沿地位。”

“要獲得無縫的設計流程，在工程項目的規劃和實現階段盡早進行熱、信號完整性和電源建模至關重要，”Intel 代工廠副總裁兼產品與設計生態系統總經理 Rahul Goyal 表示，“通過在前期納入這些考慮因素，工程師可同時開展設計和簽核任務，有助于避免潛在的下游延誤。此外，這種積極主動的方法還能確認設計的可行性，確保設計始終符合規定的標準和準則。”

此次戰略合作必將為客戶賦能，幫助使用 Intel 技術的客戶降低設計風險。

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審核編輯：劉清