在現代電子設備的設計中，一個關鍵的因素是電源完整性。電源完整性不僅影響設備的性能，還直接關系到設備的穩定性和可靠性。作為電子設備的基礎，印刷電路板（PCB）的電源完整性設計尤為重要。

電源完整性（Power Integrity，簡稱PI）是指電源波形的質量，它研究的是電源分配網絡（Power Distribution Network，簡稱PDN）。電源完整性的設計目標是把電源噪聲控制在一個很小的容差范圍內，實時響應負載對電流的快速變化，從而為芯片提供干凈穩定的電壓，以及為其他信號提供低阻抗的回流路徑。

電源分配網絡（PDN）設計

PDN互連作為通常最大的導電結構，承載著主要的電流并可能攜帶高頻噪聲，因此，它們有可能成為電磁輻射的主要源頭，導致無法通過電磁兼容的測試認證。然而，如果我們能夠精巧地設計PDN互連，那么就可以大大減少潛在的EMI問題，為順利通過EMC測試認證鋪平道路。

反之，如果PDN設計不當，可能會導致芯片上的電壓軌道產生過多的噪聲。這種噪聲直接后果可能是比特誤碼，或者是芯片的時鐘頻率無法達到預期，進而產生時序錯誤。

PDN電壓噪聲容差阻抗設計

為了確保芯片焊盤上的電壓變化在可接受范圍內，其變動幅度必須小于電壓噪聲容差，這一容差直接與電流波動產生的紋波有關。因此，為了滿足這一要求并確保電源系統的穩定運行，PDN阻抗必須被設計為一個低于特定最大允許值的數值，這個數值我們通常稱為目標阻抗。

公式如下

其中：

V(ripple)為芯片的電壓噪聲容差；

V(PDN)為PDN互連的噪聲壓降；

I(f)為芯片汲取電流的頻譜；

Zpdn(f)為從芯片焊盤看過去的PDN阻抗曲線；

Ztarget(f)為PDN允許的最大阻抗；

以其指導準則保持PDN阻抗低于目標阻抗即Zpdn(f)

在PCB設計中，大部分數字電路器件對電源電壓的穩定性要求較高，通常要求在正常電壓的±5%范圍內波動。

公式如下

例如：

在正常電源電壓為5V的情況下，允許的電壓噪聲為5%，最大瞬態電流為1A。

其最大電源阻抗為：5V*5%/1A=0.25歐姆。

PDN阻抗頻率分段解析

電源分配網絡（PDN）的阻抗特性在不同頻率范圍內受到多個因素的影響。從低頻到高頻，這些影響因素逐級顯現，各個因素在特定的頻率范圍內起著主導作用。了解這些影響因素，對于優化PDN設計，提高電源穩定性和整體系統性能至關重要。

PCB設計、去耦電容、芯片封裝和芯片設計決定了PDN在不同頻率的阻抗。

● DC-300KHZ：PCB和VRM；

● 30OKHZ-10MHZ：PCB和去耦電容；

● 10MHZ-100MHZ：去耦電容和芯片封裝；

● 100MHZ-1G：芯片封裝和芯片設計；

● 1GHZ：只取決于芯片設計。

PDN核心組成要素

● PMIC電源組件：作為電源管理集成電路的核心，負責提供、管理和控制電源。

● PMIC輸出電感與電容組合：包括PMIC輸出電感、buck電容以及去耦電容，共同確保電源的穩定輸出，降低噪聲并濾除電源紋波。

●無源器件與電源網絡連接：所有無源器件，如電阻、電感、電容等，與其在電源網絡中的連接方式，共同構建完整的電源分配路徑。

● PMIC到處理器的電源走線：這些走線是電源分配網絡中的關鍵路徑，確保電源準確、高效地送達處理器。

●處理器到PMIC的地平面：地平面提供了電流的回流路徑，確保電源電流的穩定流通，同時起到電磁屏蔽的作用。

調整電源完整性（PI）是硬件工程師在設計電路板時的一項重要任務，它要求既要有細致的觀察力，又要有嚴格的工藝控制。這包括巧妙地選擇和放置電容器，確保每個芯片都有適合的電源管理方案。同時，從設計的最早階段就要考慮好布局，預防未來可能出現的問題。因為穩定的電源供應對電子設備的良好運行至關重要，這體現了工程師的責任重大和技術高超。

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