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隨著銅的有效性不斷降低，芯片制造商對新互連技術(shù)的關(guān)注度正在不斷提高，為未來節(jié)點(diǎn)和先進(jìn)封裝的性能提升和減少熱量的重大轉(zhuǎn)變奠定了基礎(chǔ)。

1997 年引入銅互連顛覆了當(dāng)時(shí)標(biāo)準(zhǔn)的鎢通孔/鋁線金屬化方案。雙鑲嵌集成（Dual damascene integration schemes ）方案用電鍍和 CMP 等“濕”工藝取代了等離子蝕刻和沉積等“干”步驟。當(dāng)時(shí)，制造商正努力在更復(fù)雜的互連結(jié)構(gòu)面前盡量減少 RC 延遲。

近三十年后，半導(dǎo)體行業(yè)也處在類似的十字路口。不斷縮小的線路尺寸正在接近銅的電子平均自由程（electron mean free path）。阻擋層（Barrier layers）正在消耗總可用線路寬度的更大份額。對銅替代品的需求正在增長。然而，與大多數(shù)根本性變化一樣，制造商希望盡可能推遲這一變化。

在最近的 IEEE 互連技術(shù)會議上公布的結(jié)果表明，銅的優(yōu)化機(jī)會仍然存在。

銅互連的歷史

互連線，即在晶體管之間傳輸電流的導(dǎo)線，是一個(gè)特別令人擔(dān)憂的領(lǐng)域。隨著芯片變得越來越緊密，互連線在更小的尺寸下需要承擔(dān)更大的任務(wù)。在通線面世之前，鋁是互連線的理想材料，也是當(dāng)時(shí)的行業(yè)標(biāo)準(zhǔn)，但它的導(dǎo)電能力正迅速接近極限。此外，鋁線更容易斷裂。

銅線恰逢其會面世了。

其實(shí)大家對鋁的局限在很早就知道，所有人也知道鋁的時(shí)代顯然已經(jīng)屈指可數(shù)，但盡管經(jīng)過了幾十年的研究，仍然沒有人找到如何安全地將銅融入芯片設(shè)計(jì)的方法。主要的障礙是克服銅與硅相互作用產(chǎn)生的令人不安的副產(chǎn)品。與鋁不同，銅會有效地泄漏原子并破壞硅的電性能，從而可能導(dǎo)致硅無法使用?！般~被認(rèn)為是半導(dǎo)體器件的殺手，”IBM 院士兼銅應(yīng)用專家 Lubomyr Romankiw 在IBM 研究雜志中說道。“傳統(tǒng)觀點(diǎn)是盡可能遠(yuǎn)離銅?！?/p>

要使銅互連可行，需要解決三個(gè)問題：確定如何最好地將其化學(xué)沉積在晶圓上，如何保護(hù)硅免受毒害，以及如何在芯片上物理布置銅。

IBM 測試了幾種施加銅的方法，包括從氣體懸浮液中沉積固體銅，以及使用電荷將液體中的銅離子吸收到硅上，這一過程稱為化學(xué)鍍。雖然前一種方法（稱為濺射）最初看起來很有希望，但科學(xué)家們最終選擇了第三種選擇，即電解鍍，這是一種不切實(shí)際但很熟悉的方法——而且出人意料地成功了。

為了保護(hù)硅片，IBM 科學(xué)家采用了該公司在 20 世紀(jì) 80 年代中期研究的一種穩(wěn)定金屬作為阻擋雜散銅離子的擴(kuò)散屏障。該公司設(shè)計(jì)了一種將擴(kuò)散屏障與銅一起沉積在晶圓上的方法。研究人員借用了 IBM 在 20 世紀(jì) 80 年代初為其DRAM項(xiàng)目發(fā)明的一種蝕刻技術(shù)。

這項(xiàng)技術(shù)以敘利亞大馬士革古冶金學(xué)家的名字命名，他們完善了金屬鑲嵌工藝，這種用于蝕刻銅互連線和通孔的所謂雙鑲嵌方法對該項(xiàng)目的成功至關(guān)重要。通過從典型制造工藝中去除沉積和拋光步驟，這種方法為尋求可行的銅解決方案創(chuàng)造了巨大的經(jīng)濟(jì)激勵。

于是，到了1997 年，IBM 推出了一種由銅制成的新型半導(dǎo)體，震驚了世界。銅這種金屬在芯片制造領(lǐng)域的成功應(yīng)用，是科學(xué)家們 30 多年來一直未能實(shí)現(xiàn)的。這一突破帶來了速度更快、成本更低的芯片，并為微處理器的發(fā)展開辟了新的路線圖。由于銅線的耐用性更強(qiáng)、可靠性高出 100 倍，而且可以縮小到更小的尺寸，因此，從智能手機(jī)到汽車，銅線的替代帶來了具有計(jì)算能力的設(shè)備爆炸式增長。

充分利用銅

不過，在面試近三十年后，問題凸顯。

隨著互連線縮小，接口及其特性與電氣性能的關(guān)系比本體材料特性更密切。三星半導(dǎo)體高級工程師 Jongmin Baek 和他的同事專門研究了如何優(yōu)化銅所需的阻擋層和蝕刻停止層來提高整體性能。例如，在接觸金屬間隔測試工具中（contact metal-spacer test vehicle），該團(tuán)隊(duì)使用側(cè)壁等離子預(yù)處理（sidewall plasma pre-treatment ）將側(cè)壁阻擋層（sidewall barrier ）厚度減少了三分之一，從而將接觸電阻提高了 2%。

三星研究人員特別關(guān)注了通孔底部屏障（via bottom barrier）。由于金屬通孔位于金屬線上，因此不需要該屏障作為電絕緣體（electrical insulator ）或擴(kuò)散屏障（diffusion barrier）。它僅作為側(cè)壁沉積的產(chǎn)物而存在，但它可以占通孔電阻的 60% 以上。選擇性沉積方法通常用于減少通孔底部沉積。在 Baek 的工作中，聚合物抑制劑相對于常用的自組裝單層提高了選擇性，使電阻降低了 20%。

現(xiàn)代互連方案依賴于各種摻碳氧化物來實(shí)現(xiàn)電路 RC 延遲的“C”部分。密度較低的材料具有較低的介電常數(shù)(k)，因此具有吸引力。三星的 Kang Sub Yim 的其他工作考慮了等離子蝕刻導(dǎo)致電介質(zhì)表面碳的消耗。低 k 電介質(zhì)的蝕刻損傷會增加有效介電常數(shù)，從而增加電路的電容。密度較高的材料（通常 k 值高于 3.0）對等離子蝕刻損傷的抵抗力更強(qiáng)，這可能使它們在 30nm 以下特征中的有效 k 值更低。對于小于約 30nm 的特征，表面碳消耗的影響大于體積介電常數(shù)。

Yim 團(tuán)隊(duì)還利用表面硅化來修復(fù)蝕刻損傷。然而，Baek 指出，對電介質(zhì)側(cè)壁進(jìn)行表面處理可能會污染通孔底部的裸露金屬。相反，Baek 團(tuán)隊(duì)采用了專有化學(xué)方法的熱恢復(fù)工藝，將蝕刻后的 Si-OH 終止表面恢復(fù)為 Si-CH3終止表面。

銅線的完全封裝（Full encapsulation）包括一個(gè)金屬蓋層（通常是鈷）以減少電遷移，然后是絕緣蝕刻停止層和阻擋層。由于間距縮小，這些層占總線厚度的比例越來越大。為了改善與蓋層的界面，Baek 在蝕刻停止層沉積之前添加了等離子體預(yù)處理。結(jié)果，他們發(fā)現(xiàn)銅線中的應(yīng)力減少了 30%，通孔電阻減少了 10%。另外，Yim 也取得了類似的結(jié)果。

釕通孔，然后是線路

雖然所有這些發(fā)展都很有希望，但仍需要一種長期的銅后繼者。由于通孔尺寸小、數(shù)量多，它正在主導(dǎo)整體互連電阻。在前四五個(gè)互連層中，金屬線非常短，不會產(chǎn)生太大的電阻。因此，一種替代方案是使用過渡混合金屬化方案，將銅線與鎢、釕或鉬等材料結(jié)合起來用于通孔。

imec的模擬表明，在互連堆棧的前四層使用釕通孔可將總電阻降低多達(dá) 60%。為了將釕通孔與銅線集成，他們建議僅在介電側(cè)壁上沉積 TaN 阻擋層，將釕直接置于裸露的銅上。任何此類方案都需要良好的介電表面鈍化和對釕選擇性的良好控制。集群工具工藝是首選，因?yàn)閺穆懵兜你~上去除原生氧化物會損壞介電鈍化。

由于釕可以通過多種方式沉積或蝕刻，并且不需要阻擋層，因此它為更靈活的集成方案打開了大門。例如，imec 研發(fā)工程師 Giulio Marti 和他的同事對三種不同的完全自對準(zhǔn)通孔工藝進(jìn)行了基準(zhǔn)測試。

第一種也是最傳統(tǒng)的工藝使用 EUV 自對準(zhǔn)雙重圖案化，該工藝創(chuàng)建的間隔線用于定義金屬線 (SADP-SIM)。將間隔圖案轉(zhuǎn)移到 SiN 硬掩模后，選擇性 RIE 蝕刻對釕金屬層進(jìn)行圖案化，然后進(jìn)行 SiO2沉積。高選擇性蝕刻將通孔開口與剩余的 SiN 特征對齊，然后進(jìn)行 CVD 釕沉積以填充它們。

Marti 考慮的另外兩種方案均基于柱通孔（pillar vias），在第一層上方沉積了第二層釕層，并用蝕刻停止層將兩者隔開。在這些方案中，圖案轉(zhuǎn)移使用兩步釕蝕刻。首先，高縱橫比蝕刻在兩層中切割出所需的金屬線。然后，旋涂電介質(zhì)填充這些溝槽，并在頂部放置硬掩模。色調(diào)反轉(zhuǎn) EUV 對硬掩模進(jìn)行圖案化以保護(hù)所需的通孔柱，而之前的蝕刻停止層則保護(hù)下面的金屬線。Marti 發(fā)現(xiàn)，兩個(gè)柱通孔方案增加了工藝步驟的數(shù)量，但增加了工藝窗口。特別是，這種方法可以防止通孔和相鄰線之間的橋接。

另一位 imec 研發(fā)工程師 Chen Wu 及其同事提出了另一種替代方案，他們使用 SADP 間隔物（而不是金屬）來定義介電特征。在這種 SADP-SID 方案中，在間隔柱之間沉積了硬掩模材料，然后將其移除。雖然這種方法增加了工藝復(fù)雜性，但這意味著金屬特征直接由掩模定義，從而為設(shè)計(jì)人員提供了更大的靈活性和對特征尺寸的控制。

但無論具體方法如何，Wu強(qiáng)調(diào)，優(yōu)化釕蝕刻和沉積工藝至關(guān)重要。錐形釕輪廓、釕特征底部的底座以及 TiN 粘附層的不完全去除會減小相鄰線之間的間距，從而導(dǎo)致泄漏。

集成方案只是開始

成功的工藝集成方案需要仔細(xì)關(guān)注所有組件層。對于釕，優(yōu)化過程才剛剛開始。杰克·羅杰斯 (Jack Rogers) 和 TEL 奧爾巴尼技術(shù)中心的同事研究了粘附層工藝條件對釕沉積行為的影響。PVD 和 ALD TiN 上的釕膜具有不同的晶粒取向、不同的晶粒取向分布和不同的電阻率。較大且更均勻的 Ru 晶粒似乎可以降低電阻率，至少當(dāng)晶粒小于整體互連尺寸時(shí)是這樣。

盡管釕互連所需的輔助層比銅少（這是重點(diǎn)的一部分），但金屬蝕刻和電介質(zhì)填充工藝的重新引入必將讓工藝工程師在未來幾年里忙碌不已。

審核編輯 黃宇