2配置RA6T2 ADC模塊

2.2 以16位深度操作ADC

2.2.6 數字濾波器功能

數字濾波器功能是獲得高精度和高分辨率16位深度A/D轉換結果不可或缺的一部分。因此，在過采樣模式和混合模式下需要使用該功能。禁止在SAR模式下使用數字濾波器。

本節將介紹數字濾波器功能的特性和配置，并解釋濾波器的操作方法。

2.2.6.1 配置和特性

每個ADC單元配備4個數字濾波器。數字濾波器是具有22個抽頭的FIR型濾波器。在操作ADC之前，必須先配置數字濾波器。有兩款預設濾波器可供選擇：sinc濾波器（在FSP配置中稱為sync3濾波器）或最小相位濾波器。

sinc3濾波器的頻率響應如下圖所示：

圖9. Sinc3濾波器的歸一化頻率響應

最小相位濾波器的頻率響應如下圖所示：

圖10. 最小相位濾波器的歸一化頻率響應

有關sinc3濾波器和最小相位濾波器特性的更多信息，請參見《RA6T2硬件用戶手冊》的“電氣特性”一章。

數字濾波器通過ADDOPCRAn.DFSEL[2:0]（n = 0至36）和ADDFSRm（m = 0、1）寄存器進行設置。下面的框圖顯示了數字濾波器配置：

圖11. 數字濾波器框圖

2.2.6.2 操作數字濾波器

如果使能數字濾波器功能，則A/D轉換數據會按順序輸入數字濾波器。如果數字濾波器的所有抽頭都填滿數據，則會輸出計算結果，并將其發送到下一個數據處理步驟。

過采樣模式和混合模式的數字濾波器功能操作略有不同。

(1) 數字濾波器操作 – 過采樣模式

在過采樣模式下，A/D轉換器連續對一個模擬通道進行過采樣。每次執行過采樣時，A/D轉換數據會按順序輸入數字濾波器。濾波器的所有抽頭都填滿轉換數據后，即會從濾波器輸出計算結果，并將其發送到下一個數據處理步驟。

將A/D轉換數據輸出到下一個數據處理步驟后，會丟棄數字濾波器中的抽頭數據。但是，如果使用A/D轉換值相加/平均值計算功能，則在收集到計算A/D轉換值的相加值或平均值所需的數據之前，將一直保留數字濾波器中的抽頭數據。計算出A/D轉換值相加值/平均值后，將丟棄數字濾波器中的抽頭數據。

(2) 數字濾波器操作 – 混合模式

混合模式可以同時使用多個數字濾波器電路并行處理最多四個模擬通道的過采樣數據（A/D轉換數據）。每次執行過采樣時，A/D轉換數據會按順序輸入數字濾波器。濾波器的所有抽頭都填滿轉換數據后，即會從濾波器輸出計算結果，并將其發送到下一個數據處理步驟。

在混合模式 – 單次掃描模式組合下，將在掃描操作結束時丟棄數字濾波器中的抽頭。

在混合模式 – 連續掃描模式組合下，只要繼續執行連續掃描操作，數字濾波器中的抽頭數據就會不斷更新。因此，在數字濾波器中的所有抽頭都填滿數據后，每次執行過采樣時都會輸出一個新的計算結果。如果掃描操作由于A/D轉換的強制停止而中止，將丟棄濾波器中的抽頭數據。

混合模式 – 后臺連續掃描模式組合與混合模式 – 連續掃描模式組合的數字濾波器操作相同。在后臺連續掃描操作期間，數字濾波器和其他數據處理仍在后臺進行。如果掃描操作由于A/D轉換的強制停止而中止，將丟棄濾波器中的抽頭數據。

2.3 ADC時序注意事項

本節將重點介紹有關操作ADC單元的幾個時序注意事項。

2.3.1 采樣率計算

對外部輸入的模擬信號進行A/D轉換時，所需的采樣時間取決于A/D轉換器中的采樣電容的充電時間。電路的簡化模型如圖12所示。采樣時間可以通過以下等式粗略估算：

tSPL = (REXT + RAD) × (CEXT + kCAD) × ln [kCAD / (CEXT + kCAD) × (2N / M)]

圖12. 簡化電路模型和電容充電的采樣時間曲線

在給定的等式中，時間是根據模擬輸入電壓 (VIN) 與采樣電容電壓 (VAD) 之差達到小于或等于采樣誤差（基于N位A/D轉換器）所用的時間來估算的。

該等式只是經過簡化的一般用例。它只能用于粗略估算采樣時間，不能保證獲得準確的采樣時間。特別是對于正常精度通道，如果 (2N/M > 16384)，采樣時間估算的準確性會下降。

2.3.1.1 16位轉換方法注意事項

對于16位轉換方法，其模擬輸入信號頻率的最大范圍計算取決于最大采樣頻率以及所選數字濾波器的歸一化截止頻率。

采樣時間的倒數即是采樣頻率。采樣頻率乘以所選相應數字濾波器的歸一化截止頻率即可得出輸入頻率的上限。歸一化截止頻率在下表中突出顯示：

表9. 數字濾波器的歸一化截止頻率

計算示例：

如果轉換時間為1460ns，則需要至少1個20ns的額外周期以對采樣保持電路進行重新采樣。因此，總周期為1480ns = 675.7KHz

Sinc濾波器：675.7KHz × 0.033 = 23.0KHz 最大輸入頻率

最小相位濾波器：675.7KHz × 0.116 = 78.4KHz 最大輸入頻率

2.3.2 時鐘速率

A/D轉換時鐘 (ADCLK) 是ADC的工作時鐘。A/D轉換器（ADC0和ADC1）基于ADCLK（作為基本時鐘）運行和控制。下圖為ADC的時鐘結構：

圖13. ADC外設的簡化時鐘結構

ADCLK由時鐘源按照ADCLKCR寄存器中所選的分頻比進行分頻而產生。設置ADCLK的頻率時應確保PCLKA ≥ ADCLK。此外，還應在《硬件用戶手冊》的“電氣特性”一章規定的工作范圍（最小25MHz到最大60MHz）內設置ADCLK的頻率，以確保正常工作。