Altium Designer 24.7.2

發(fā)布時(shí)間：2024年7月23日

Altium Designer 24.7.2離線包

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原理圖輸入改進(jìn) 多部件元件增強(qiáng) 如果多部件元件僅在一個(gè)子部件中定義了基元，則當(dāng)該子部件被放置在原理圖圖紙上時(shí)，位號(hào)標(biāo)識(shí)符后綴現(xiàn)在將被隱藏。此項(xiàng)功能僅適用于備用顯示模式；對(duì)于Normal顯示模式，后綴將始終顯示。此外，當(dāng)某個(gè)子部件/模式不含基元時(shí)，同樣將無(wú)法再選定該子部件（或備用顯示模式）。

雙運(yùn)算放大器元件的原理圖符號(hào)示例。在正常模式下，將以兩個(gè)子部件表示元件。而在備用模式，將以單個(gè)子部件表示元件。

在原理圖圖紙上，如果子部件是所選備用模式中的唯一子部件，則該子部件的位號(hào)標(biāo)識(shí)符后綴將不會(huì)顯示。

當(dāng)某個(gè)子部件不含基元時(shí)，將無(wú)法再選定該子部件。

當(dāng)某個(gè)備用顯示模式不含基元時(shí)，將無(wú)法再選定該模式。 如需了解更多信息，請(qǐng)參閱Creating a Schematic Symbol頁(yè)面。

添加了新的端口違規(guī)

在Project Options對(duì)話框Error Reporting選項(xiàng)卡Violations Associated with Nets類別中，添加了一種新的違規(guī)類型，用于檢測(cè)在任何源原理圖文檔中不含對(duì)應(yīng)/匹配端口的平行式設(shè)計(jì)端口。當(dāng)不含匹配端口或端口未連接時(shí)，將發(fā)生Port with No Matching Ports錯(cuò)誤違規(guī)。默認(rèn)違規(guī)狀態(tài)為No Report。 僅當(dāng)Project Options對(duì)話框Options選項(xiàng)卡上的Net Identifier Scope選項(xiàng)被設(shè)置為Flat（僅端口為全局模式）或Global（網(wǎng)絡(luò)標(biāo)簽和端口均為全局模式）時(shí)，才會(huì)檢測(cè)到此違規(guī)類型。

如需了解更多信息，請(qǐng)參閱Verifying Your Design Project頁(yè)面。 能夠保持備用零件的符號(hào)/封裝不變 您現(xiàn)在無(wú)需更改原理圖上的符號(hào)或向PCB添加封裝，即可選擇備用零件。在Properties面板中，根據(jù)需要啟用Do Not Overwrite Schematic Symbol和/或Do Not Overwrite PCB Footprint選項(xiàng)，如下圖所示。所選備用零件的參數(shù)會(huì)如實(shí)地顯示在ActiveBOM中。

如需了解更多信息，請(qǐng)參閱Working with the Variant Manager頁(yè)面。 PCB設(shè)計(jì)改進(jìn) 在層堆棧管理器中添加了其他選項(xiàng) 在Layer Stack Manager Properties面板中，添加了一些對(duì)Power Integrity仿真非常重要的關(guān)鍵參數(shù)。可使用Properties面板，將Copper Resistance和Via Plating Thickness作為電路板層堆棧屬性的一部分進(jìn)行定義。

將電路板導(dǎo)出為Ansys EDB格式時(shí)，將包含這些參數(shù)。Power Analyzer by Keysight工具同樣支持Via Plating Thickness參數(shù)。該參數(shù)的值將顯示在分析器文檔的Configuration區(qū)域中。

如需了解更多信息，請(qǐng)參閱Defining the Layer Stack頁(yè)面。

回流路徑過(guò)孔檢查（開放測(cè)試階段）

當(dāng)高速信號(hào)從一個(gè)參考平面?zhèn)鬟f到另一個(gè)時(shí)，回流信號(hào)也應(yīng)該能夠通過(guò)回流過(guò)孔在兩個(gè)平面之間進(jìn)行傳遞。為了檢查此類過(guò)孔是否存在于信號(hào)過(guò)孔的特定距離內(nèi)，已將Return Path規(guī)則擴(kuò)展為包含一個(gè)新的Max Stitch Via Distance選項(xiàng)，以確保可使用該選項(xiàng)定義回流路徑過(guò)孔是否應(yīng)該存在于示波信號(hào)過(guò)孔的給定距離（默認(rèn)值為1.5毫米）內(nèi)。回流路徑過(guò)孔應(yīng)該提供與Layer Stack Manager中定義的參考層的連接，以實(shí)現(xiàn)相應(yīng)的阻抗剖面。

在Constraint Manager中配置的最大縫合孔距離約束示例

在PCB Rules and Constraints Editor對(duì)話框中配置的最大縫合孔約束示例 當(dāng)在規(guī)則中啟用了Max Stitch Via Distance 選項(xiàng)，并為其定義了非零值時(shí)，將在Batch DRC過(guò)程中檢查指定距離內(nèi)是否存在回流路徑過(guò)孔。

最大縫合孔距離約束違規(guī)示例。此處網(wǎng)絡(luò)DQS4R_N的過(guò)孔在指定距離處沒有回流路徑過(guò)孔。 此功能處于Open Beta階段，且僅在Advanced Settings對(duì)話框中啟用PCB.Rules.CheckReturnPathVia選項(xiàng)時(shí)可用。 如需了解更多信息，請(qǐng)參閱High Speed Design頁(yè)面。 導(dǎo)線環(huán)路刪除功能增強(qiáng)（開放測(cè)試階段） 在Interactive Router中，引入了一種新的環(huán)路自動(dòng)刪除執(zhí)行方式。此項(xiàng)更新改進(jìn)了使用Any Angle轉(zhuǎn)角樣式進(jìn)行布線時(shí)的環(huán)路刪除功能，改進(jìn)了環(huán)路刪除后的過(guò)孔刪除功能（見下文），并為將來(lái)的增強(qiáng)功能奠定了基礎(chǔ)。 環(huán)路刪除后刪除過(guò)孔 當(dāng)存在過(guò)孔與焊盤直接連接時(shí)，如果在刪除環(huán)路后認(rèn)為不再需要過(guò)孔，則現(xiàn)在可以將過(guò)孔刪除（前提是已在Properties面板中啟用了Remove Loops With Vias選項(xiàng)，以實(shí)現(xiàn)交互式布線）。

此功能處于Open Beta階段，且僅在Advanced Settings對(duì)話框中禁用了Legacy.PCB.Routing.LoopRemoval選項(xiàng)時(shí)可用。 如需了解更多信息，請(qǐng)參閱 Interactive Routing和 Differential Pair Routing頁(yè)面。 PCB CoDesign改進(jìn) 添加了在Altium中留下反饋功能 在PCB CoDesign面板中，添加了Leave Feedback控件，以確保您能夠直接向Altium Developers發(fā)送反饋，并提出僅與PCB CoDesign功能相關(guān)的建議或問(wèn)題。

如需了解更多信息，請(qǐng)參閱PCB CoDesign頁(yè)面。 約束管理器改進(jìn) 在設(shè)計(jì)之間導(dǎo)入/導(dǎo)出約束集 此功能將允許您導(dǎo)入和導(dǎo)出約束集，以確保能夠在不同電路板設(shè)計(jì)之間快速?gòu)?fù)用約束信息。如需訪問(wèn)此項(xiàng)新功能，請(qǐng)?jiān)贑onstraint Manager的Clearances、Physical或Electrical視圖中右鍵單擊，然后選定Export Constraint Sets或Import Constraint Sets。

導(dǎo)出約束集

選定Export Constraint Sets后，將打開Constraint Sets for Export對(duì)話框，并在柵格內(nèi)列出設(shè)計(jì)中當(dāng)前存在的所有約束集。使用復(fù)選框選定想要導(dǎo)出的約束集，然后單擊OK按鈕。所選約束集將被導(dǎo)出到擴(kuò)展名為*.CstrDot的文件中。然后，可以將該文件導(dǎo)入到另一個(gè)設(shè)計(jì)中。

導(dǎo)入約束集 選定Import Constraint Sets后，將打開標(biāo)準(zhǔn)File Explorer對(duì)話框，您可以在其中選定一個(gè)想要導(dǎo)入的*.CstrDot文件。在打開的Constraint Sets for Import對(duì)話框中，選定想要從該文件導(dǎo)入的約束集，然后單擊OK按鈕。當(dāng)選定Constraint Manager的相應(yīng)視圖時(shí)，可在Properties面板中檢查導(dǎo)入的約束集，并且可將其應(yīng)用于對(duì)象。

如需了解更多信息，請(qǐng)參閱Defining Design Requirements Using the Constraint Manager頁(yè)面。 忽略封裝內(nèi)焊盤到焊盤間距的全局選項(xiàng) 您可以通過(guò)新的全局選項(xiàng)，指定是否忽略同一元件封裝內(nèi)焊盤之間的間距。當(dāng)從原理圖或PCB訪問(wèn)Constraint Manager時(shí)，可在Clearances和Physical視圖中使用該選項(xiàng)。在Properties面板的Clearances Settings區(qū)域中切換Ignore Pad to Pad Clearances within A Footprint選項(xiàng)，以將該設(shè)置應(yīng)用于所有定義的間距規(guī)則。

如需了解更多信息，請(qǐng)參閱 Defining Design Requirements Using the Constraint Manager 頁(yè)面。 線束設(shè)計(jì)改進(jìn) 在連接表中顯示型腔選項(xiàng) 您現(xiàn)在可以控制Harness Manufacturing文檔（*.HarDwf）Connection Table中顯示的型腔類型。使用Properties面板中的Display下拉列表，選定想要顯示的所需型腔：

Wires Only – 僅顯示連接了導(dǎo)線的引腳

Wires & Parts – 顯示連接了導(dǎo)線的引腳以及添加了任何型腔零件的引腳，例如在密封連接器不含導(dǎo)線的情況下的插頭

All Cavities – 顯示所有元件的所有引腳，而不考慮連接的導(dǎo)線和添加的型腔（例如，如果元件具有10引腳，則所有10個(gè)引腳均將顯示在表中）

如需了解更多信息，請(qǐng)參閱 Creating a Manufacturing Drawing for a Harness Design 頁(yè)面。 放置注釋功能 在Wiring Diagram（*.WirDoc）和Layout Drawing（*.LdrDoc）中，添加了添加注釋功能。注釋是用戶添加的說(shuō)明，可以應(yīng)用于文檔上的點(diǎn)、對(duì)象或區(qū)域，并且可以由其他用戶進(jìn)行回復(fù)。可以使用Place菜單、右鍵單擊上下文菜單、設(shè)計(jì)區(qū)右上角的圖標(biāo)或快捷鍵Ctrl+Alt+C來(lái)完成注釋放置。下圖顯示了在Layout Drawing中放置的注釋。

此功能將由Advanced Settings對(duì)話框中的Harness.Comments高級(jí)選項(xiàng)進(jìn)行控制，并默認(rèn)啟用。 如需了解更多信息，請(qǐng)參閱Document Commenting頁(yè)面。 數(shù)據(jù)管理改進(jìn) 重命名了‘克隆’菜單命令 將Clone命令重命名為Make a Copy Throughout the UI，以闡明其功能。下圖所示為幾個(gè)位置的示例。

導(dǎo)入/導(dǎo)出改進(jìn) 用于定義xDX Designer導(dǎo)入?yún)?shù)映射的選項(xiàng) Mentor xDX Designer Import Wizard現(xiàn)在包含一些選項(xiàng)，允許您為Footprint、Designator、Comment和Description的元件映射定義替代參數(shù)。您可以將“;”用作分隔符，在文本框中列出多個(gè)參數(shù)，如下圖所示。如果第一個(gè)參數(shù)不存在，則將按順序使用下一個(gè)參數(shù)。

如需了解更多信息，請(qǐng)參閱Importing a Design from xDX Designer頁(yè)面。 Altium Designer 24.7中完全公開的功能 以下功能現(xiàn)已在本次發(fā)布中正式公開：

以絕對(duì)值形式出現(xiàn)的焊盤轉(zhuǎn)角半徑/削角 - 自24.0版開始提供