1. 配置概述

Spartan6系列FPGA通過把應(yīng)用程序數(shù)據(jù)導(dǎo)入芯片內(nèi)部存儲器完成芯片的配置Spart-6 FPGA可以自己從外部非易失性存儲器導(dǎo)入編程數(shù)據(jù)，或者通過外界的微處理器、DSP等對其進(jìn)行編程對以上任何一種情況，都有串行配置和并行配置之分，串行配置可以減少芯片對引腳的要求，并行配置對8bit/16bit Flash或者微處理器來說更合適

因?yàn)閄ilinx的FPGA器件的配置數(shù)據(jù)存儲在CMOS 配置鎖存器內(nèi)（CCL），因此Spartan6 FPGA器件上電后必須重新配置Spartan6器件有多種配置模式，包括：

JTAG配置模式

Master Serial/SPI配置模式（X1，X2，X4）

Slave Serial配置模式

Master SelectMAP/BPI配置模式（X8，X16）

Slave SelectMAP配置模式（X8，X16）

Spartan6系列FPGA的配置模式由引腳M［0:1］的狀態(tài)決定（詳細(xì)介紹見Spartan6系列之器件引腳功能詳述），在主配置模式中，CCLK默認(rèn)來自與內(nèi)部的振蕩器，也可以來自外部的GCLK0/USERCCLK.，the BitGen？-g ConfigRate選項(xiàng)可以設(shè)置內(nèi)部時(shí)鐘的振蕩頻率，默認(rèn)頻率為2MHZ；無論M［0:1］狀態(tài)如何，JTAG配置始終可用

對一個(gè)FPGA系統(tǒng)來說，可以有多種配置模式，但往往只有一種配置模式最適合自己的目標(biāo)系統(tǒng)，應(yīng)該要進(jìn)行慎重的選擇當(dāng)然，F(xiàn)PGA可以重新裝載多個(gè)鏡像文件，因此可以為1片F(xiàn)PGA提供多個(gè)配置文件，典型的應(yīng)用為：當(dāng)FPGA上電時(shí)，裝載一個(gè)自檢的鏡像文件，完成自檢后重新裝載最終的應(yīng)用程序鏡像文件這種方法可大大提高FPGA的使用效率

因?yàn)镕PGA的外部存儲器可以存儲多個(gè)鏡像文件，因此可以通過FPGA正在使用（已裝載的鏡像）更新外部存儲器內(nèi)容，實(shí)現(xiàn)遠(yuǎn)程鏡像更新升級

1.1. 主模式配置（master mode）

由FPGA自身將外部存儲器的配置數(shù)據(jù)裝載進(jìn)內(nèi)部的模式稱為主模式配置；主配置模式的各種連接方式如下圖1所示，左側(cè)為串行配置連接方式，右側(cè)為并行配置連接方式

圖 1主配置模式連接方式匯總

1.2. 從模式配置（slave mode）

由外部器件（主要指處理器）對FPGA進(jìn)行配置的模式成為從模式；從配置模式的各種連接方式如下圖1所示，左側(cè)為串行配置連接方式，右側(cè)為并行配置連接方式

圖 2從配置模式連接方式匯總

2. 具體配置模式詳解

Spartan-6系列FPGA的配置模式由模式控制引腳決定，具體情況如表1所示

表格 1Spartan-6 FPGA配置模式

2.1. JTAG配置模式

在任何情況下，只要FPGA上電，就可以使用JTAG模式

2.2. Serial配置模式

在serial配置模式中，F(xiàn)PGA在每個(gè)CCLK周期載入1bit配置數(shù)據(jù)

圖 3Serial Configuration時(shí)序圖

2.2.1. Master Serial配置模式

在配置完成之前，done信號為0，將在整個(gè)配置過程中片選platform Flash；program_B是在配置FPGA之前對FPGA進(jìn)行異步復(fù)位；由時(shí)序圖可以看出，若沒有CRC錯(cuò)誤，F(xiàn)PGA的INIT_B是作為輸出始終將platform Flash的OE置高

圖 4Master Serial Mode 配置電路圖

2.2.2. Slave Serial配置模式

對FPGA的異步復(fù)位（PROGRAM_B）既可以由外部器件如按鈕產(chǎn)生，也可以由CPLD或microprocessor產(chǎn)生；數(shù)據(jù)及時(shí)鐘信號均由CPLD等產(chǎn)生；

圖 5Slave Serial 配置模式

2.3. SelectMAP配置模式

SelectMAP配置接口提供了8/16bit雙向數(shù)據(jù)接口，即可用于對FPGA的配置，也可用于對FPGA配置數(shù)據(jù)的回讀在SelectMAP模式中有多種配置思路，例舉如下：

單FPGA的master SelectMAP配置

單FPGA的slave SelectMAP配置

多個(gè)FPGA呈菊花鏈連接形式以SelectMAP總線配置不同image

多個(gè)FPGA呈并列一組形式以SelectMAP總線配置同一個(gè)image

表格 2 SelectMap接口中需特別說明的接口信號

圖 6 SelectMap配置接口

SelectMap配置模式有多種時(shí)序，因控制信號的不同而不同，主要有三種：連續(xù)的SelectMap配置模式數(shù)據(jù)載入時(shí)序、非連續(xù)數(shù)據(jù)總線可控的SelectMap配置模式數(shù)據(jù)載入時(shí)序、非連續(xù)時(shí)鐘可控的SelectMap配置模式數(shù)據(jù)載入時(shí)序數(shù)據(jù)總線寬帶可以是8/16bit寬，數(shù)據(jù)寬度取決于配置啟動(dòng)階段對數(shù)據(jù)總線采樣的結(jié)果，在啟動(dòng)階段，數(shù)據(jù)總線會(huì)輸出特殊的標(biāo)志數(shù)據(jù)

圖 7連續(xù)的SelectMap配置模式數(shù)據(jù)載入時(shí)序

圖 8非連續(xù)數(shù)據(jù)總線可控的SelectMap配置模式數(shù)據(jù)載入時(shí)序

圖 9非連續(xù)時(shí)鐘可控的SelectMap配置模式數(shù)據(jù)載入時(shí)序

2.3.1. 單FPGA的Master SelectMap配置模式

在主模式下，CSI_B和EDWR_B接地，使能了SelectMap的數(shù)據(jù)線并使數(shù)據(jù)線的方向?yàn)檩斎耄灰驗(yàn)槭菃蜦PGA，所以不需要用到CSO_B，浮置即可

圖 10單FPGA的主SelectMap配置模式

2.3.2. 單FPGA的Slave SelectMap配置模式

當(dāng)使用CPLD/Microprocessor來配置FPGA時(shí)，即可使用master SelectMap模式也可使用slave SelectMap模式，但優(yōu)先使用Slave SelectMap配置模式當(dāng)CPLD/Microprocessor的SELECT等于0時(shí)，將使能FPGA的SelectMap配置模式數(shù)據(jù)總線；當(dāng)CPLD/Microprocessor的READ/WRITE為0時(shí)，F(xiàn)PGA的SelectMap配置模式數(shù)據(jù)總線方向?yàn)檩斎耄@時(shí)可以將配置數(shù)據(jù)輸入到FPGA內(nèi)部

圖 11單FPGA的從SelectMap配置模式

2.4. SPI配置模式

SPI配置模式只能工作于主模式，SPI接口允許FPGA把標(biāo)準(zhǔn)的工業(yè)SPI Flash作為配置數(shù)據(jù)存儲介質(zhì)需要注意的是，在FPGA呈菊花鏈連接模式中，F(xiàn)PGA的SPI模式配置只能選擇SPIX1方式，不能選擇SPIX2或SPIX4模式要使能FPGA的SPIX4的配置模式，需要在ise的BitGen選項(xiàng)里增加“-g： spi_buswidth:4”

圖 12Spartan-6 FPGA SPI配置接口

圖 13Spartan-6 FPGA SPI配置接口電路圖

不同數(shù)據(jù)線傳輸模式根據(jù)SPI總線每次傳輸?shù)拿顓^(qū)分，Single_Read的命令操作碼：0x03或0xE8；Dual_Read的命令操作碼：0x3B；Quad_Read的命令操作碼：0x6B

圖 14SPI總線Single_Read時(shí)序

圖 15SPI總線Dual_Read時(shí)序

圖 16SPI總線Quad_Read時(shí)序

2.5. BPI配置接口

BPI：Byte-Wide Peripheral Interface，字節(jié)寬度外設(shè)接口FPGA可以從一個(gè)工業(yè)標(biāo)準(zhǔn)的并行NOR Flash讀取配置數(shù)據(jù)Spartan-6 FPGA最高支持1Gb的NOR Flash，也就是說地址線最高可達(dá)26根，但是并不是每種Spartan-6 FPGA都支持BPI配置或者26位的地址線的，具體情況例舉如下：

MCB-M1（Bank1的存儲器控制模塊）可以用作BPI配置接口，但是，用戶只能選擇將MCB_M1用作存儲器控制接口或者BPI之一，不能同時(shí)作為兩種接口使用

6SLX4 、6SLX25/T FPGA不支持BPI配置接口

TQG144 和 CPG196封裝的FPGA不支持BPI配置接口

CSG225封裝中BPI配置地址線A22、A23不可用

圖 17BPI配置接口

表格 3BPI配置中特殊引腳說明

圖 18BPI配置總線電路連接圖

圖 19BPI配置總線時(shí)序圖