下面，簡單介紹下，該軟件的一些功能。

一、自動補全

輸入一部分，按 ctrl + 空格，就會彈出對話框，進行選擇，要自動補全的內容。

DVT還支持，縮寫補全，比如上面的 uvm_table_printer ，可以輸入 u_t_p，然后按 ctrl + 空格，就會自動補全成uvm_table_printer。

二、顯示類的類型層次關系

對于一個類，可以查看該類的類型層次關系。

對類名，右鍵 Show->Type Hierarchy，或者F4。

可以顯示類的類別層次關系。可以看出，該類，ubus_example_base_test類繼承uvm_test，uvm_test繼承uvm_component，最終從uvm_void繼承而來，而ubus_example_base_test又有3個子類，分別是test_2m_4s，test_r8_w8_r4_w4，test_read_modify_write這3個類。

三、宏展開

這個功能，是我讓我感覺到有亮點的一個功能。對于v，sv寫的宏，不論是VCS工具，還是IRUN工具等，都沒法將宏進行展開，讓我們能清晰的看清楚，宏被替換后的代碼是怎么的，但是DVT工具，提供了這個功能。

比如在UVM中，我們會使用 `uvm_component_utils 宏來進行類的注冊。但是這個宏展開后，是什么樣，就不知道了。

對宏名，右鍵，Macros->Expand All Levels。

就可以看到展開之后的宏的代碼，并且宏參數，已經進行了替換。從這里，也可以清晰的看出，type_id這個東西，是類中一個類類型。

四、查看申明，文件跳轉

對一個函數，可以查看該函數的申明，對于include的文件，可以查看源文件。對需要查看的東西，鼠標放在之上，然后按住ctrl鍵，會彈出對話框，進行選擇，即可實現跳轉。

五、顯示UVM結構

對于UVM搭建的環境，我們一般是在環境中，使用print_topology函數，打印出UVM的結構。但是在DVT中，可以直接，查看UVM的結構。

對頂層的test，右鍵，Show->Verification Hierarchy。

在右邊的Verification Hierarchy，就會顯示當ubus_example_base_test作為UVM的頂層時，UVM的結構。

六、顯示類的UML圖

對類名，右鍵 Show->Diagram。

可以得到該類的UML圖。

七、自動生成UVM_FIELD

對于如下的變量，想要使用field automation機制。

代碼區域，右鍵，Source->UVM Field Editor。

彈出對話框，左邊選擇需要field automation的變量，右邊，選擇參數。

點擊OK，就會生成代碼。

八、編輯器選擇

對于在linux下工作，一般喜歡用vi，或者emacs，DVT功能，也支持這些編輯器。

在右上角，4個方框組成的圖形，邊上有下拉菜單，可以選擇使用哪一種編輯器。

九、代碼格式調整

對于以下這段代碼，格式不友好。

代碼區，右鍵，Source->Format Source。對代碼格式進行調整。

調整后，格式變得友好。

十、lint功能

可以對工程，進行line操作，進行統計。

工程右鍵，Lint with->SystemVerilog UVM Compliance Rules。

彈出對話框，根據需要進行選擇。

如對于Architecture，根據分類，顯示各個類。

十一、工程build

當對代碼進行修改完畢后，必須重新進行一次build。

工程右鍵，Project->Rebuild。

該軟件的功能，還有很多，這就需要大家在使用的時候，多嘗試，多摸索了。