（Double Data Rate Fourth SDRAM）：DDR4提供比DDR3/ DDR2更低的供電電壓1.2V以及更高的帶寬，DDR4的傳輸速率目前可達(dá)2133～3200MT/s。DDR4 新增了4 個(gè)Bank Group 數(shù)據(jù)組的設(shè)計(jì)，各個(gè)Bank Group具備獨(dú)立啟動(dòng)操作讀、寫(xiě)等動(dòng)作特性，Bank Group 數(shù)據(jù)組可套用多任務(wù)的觀念來(lái)想象，亦可解釋為DDR4 在同一頻率工作周期內(nèi)，至多可以處理4 筆數(shù)據(jù)，效率明顯好過(guò)于DDR3。 另外DDR4增加了DBI（Data Bus Inversion）、CRC（Cyclic Redundancy Check）、CA parity等功能，讓DDR4內(nèi)存在更快速與更省電的同時(shí)亦能夠增強(qiáng)信號(hào)的完整性、改善數(shù)據(jù)傳輸及儲(chǔ)存的可靠性。

以下兩張圖可以清晰對(duì)比DDR3以及DDR4的參數(shù)差異：

POD 和SSTL的比較

POD作為DDR4新的驅(qū)動(dòng)標(biāo)準(zhǔn)，最大的區(qū)別在于接收端的終端電壓等于VDDQ，而DDR3所采用的SSTL接收端的終端電壓為VDDQ/2。這樣做可以降低寄生引腳電容和I/O終端功耗，并且即使在VDD電壓降低的情況下也能穩(wěn)定工作。其等效電路如圖1(DDR4), 圖2(DDR3)。

圖1 POD ((Pseudo Open Drain)

圖2 SSTL(Stub Series Terminated Logic)

這樣修改的優(yōu)點(diǎn)是：

可以看出，當(dāng)DRAM在低電平的狀態(tài)時(shí)，SSTL和POD都有電流流動(dòng)

圖3 DDR4

圖4 DDR3

而當(dāng)DRAM為高電平的狀態(tài)時(shí)，SSTL繼續(xù)有電流流動(dòng)，而POD由于兩端電壓相等，所以沒(méi)有電流流動(dòng)。這也是DDR4更省電的原因

圖5 DDR4

圖6 DDR3

BG設(shè)計(jì)原因

到了DDR4的時(shí)代，JESD組織認(rèn)為，數(shù)據(jù)預(yù)取的增加變得更為困難，所以推出了Bank Group的設(shè)計(jì)。

Bank Group架構(gòu)是什么樣的，有何優(yōu)勢(shì)呢？具體來(lái)說(shuō)就是每個(gè)Bank Group可以獨(dú)立讀寫(xiě)數(shù)據(jù)，這樣一來(lái)內(nèi)部的數(shù)據(jù)吞吐量大幅度提升，可以同時(shí)讀取大量的數(shù)據(jù)，內(nèi)存的等效頻率在這種設(shè)置下也得到巨大的提升。DDR4架構(gòu)上采用了8n預(yù)取的Bank Group分組，包括使用兩個(gè)或者四個(gè)可選擇的Bank Group分組，這將使得DDR4內(nèi)存的每個(gè)Bank Group分組都有獨(dú)立的激活、讀取、寫(xiě)入和刷新操作，從而改進(jìn)內(nèi)存的整體效率和帶寬。如此一來(lái)如果內(nèi)存內(nèi)部設(shè)計(jì)了兩個(gè)獨(dú)立的Bank Group，相當(dāng)于每次操作16bit的數(shù)據(jù)，變相地將內(nèi)存預(yù)取值提高到了16n；如果是四個(gè)獨(dú)立的Bank Group，則變相的預(yù)取值提高到了32n。

DDR3 Multi-drop bus	DDR4 Point to Point

在DDR3內(nèi)存上，內(nèi)存和內(nèi)存控制器之間的連接采用是通過(guò)多點(diǎn)分支總線(xiàn)來(lái)實(shí)現(xiàn)。這種總線(xiàn)允許在一個(gè)接口上掛接許多同樣規(guī)格的芯片。我們都知道目前主板上往往為雙通道設(shè)計(jì)四根內(nèi)存插槽，但每個(gè)通道在物理結(jié)構(gòu)上只允許擴(kuò)展更大容量。這種設(shè)計(jì)的特點(diǎn)就是當(dāng)數(shù)據(jù)傳輸量一旦超過(guò)通道的承載能力，無(wú)論你怎么增加內(nèi)存容量，性能都不見(jiàn)的提升多少。這種設(shè)計(jì)就好比在一條主管道可以有多個(gè)注水管，但受制于主管道的大小，即便你可以增加注水管來(lái)提升容量，但總的送水率并沒(méi)有提升。因此在這種情況下可能2GB增加到4GB你會(huì)感覺(jué)性能提升明顯，但是再繼續(xù)盲目增加容量并沒(méi)有什么意義了，所以多點(diǎn)分支總線(xiàn)的好處是擴(kuò)展內(nèi)存更容易，但卻浪費(fèi)了內(nèi)存的位寬。(通過(guò)這個(gè)理解帶寬)

數(shù)據(jù)總線(xiàn)倒置 (DBI)

如上面描述，根據(jù)POD的特性，當(dāng)數(shù)據(jù)為高電平時(shí)，沒(méi)有電流流動(dòng)，所以降低DDR4功耗的一個(gè)方法就是讓高電平盡可能多，這就是DBI技術(shù)的核心。舉例來(lái)說(shuō)，如果在一組8-bit的信號(hào)中，有至少5-bit是低電平的話(huà)，那么對(duì)所有的信號(hào)進(jìn)行反轉(zhuǎn)，就有至少5-bit信號(hào)是高電平了。DBI信號(hào)變?yōu)榈捅硎舅行盘?hào)已經(jīng)翻轉(zhuǎn)過(guò)(DBI信號(hào)為高表示原數(shù)據(jù)沒(méi)有翻轉(zhuǎn))。這種情況下，一組9根信號(hào)（8個(gè)DQ信號(hào)和1個(gè)DBI信號(hào)）中，至少有五個(gè)狀態(tài)為高，從而有效降低功耗。

圖7 DBI Example

參考電壓Vref

眾所周知，DDR信號(hào)一般通過(guò)比較輸入信號(hào)和另外一個(gè)參考信號(hào)（Vref）來(lái)決定信號(hào)為高或者低，然而在DDR4中，一個(gè)Vref卻不見(jiàn)了，先來(lái)看看下面兩種設(shè)計(jì)，可以看出來(lái)，在DDR4的設(shè)計(jì)中，VREFCA和DDR3相同，使用外置的分壓電阻或者電源控制芯片來(lái)產(chǎn)生，然而VREFDQ在設(shè)計(jì)中卻沒(méi)有了，改為由芯片內(nèi)部產(chǎn)生，這樣既節(jié)省了設(shè)計(jì)費(fèi)用，也增加了Routing空間。

圖9 DDR3設(shè)計(jì)

圖10 DDR4設(shè)計(jì)

DRAM內(nèi)部VREFDQ通過(guò)寄存器(MR6)來(lái)調(diào)節(jié)，主要參數(shù)有Voltage range, step size, VREF step time, VREF full step time ，如下表所示。

表4 參考電壓

每次開(kāi)機(jī)的時(shí)候，DRAM Controller都會(huì)通過(guò)一系列的校準(zhǔn)來(lái)調(diào)整DRMA端輸入數(shù)據(jù)信號(hào)的VREFDQ，優(yōu)化Timing和電壓的Margin，也就是說(shuō)，VREFDQ 不僅僅取決于VDD, 而且和傳輸線(xiàn)特性，接收端芯片特性都會(huì)有關(guān)系，所以每次Power Up的時(shí)候，VREFDQ的值都可能會(huì)有差異。