關(guān)于PCB設(shè)計(jì)，是個(gè)工程師都有一萬句話可以說，無論是經(jīng)驗(yàn)還是吐槽，或者曾經(jīng)發(fā)生過的PCB設(shè)計(jì)糗事。當(dāng)然，我們也會(huì)看到各類經(jīng)驗(yàn)分享的文檔，不知大家怎么看PCB設(shè)計(jì)的規(guī)則和經(jīng)驗(yàn)？

今天，小編要為大家分享的也是超級(jí)有料哦，由ADI工業(yè)與儀器儀表部門高級(jí)系統(tǒng)應(yīng)用工程師 Rob Reeder 總結(jié)的【使用高速轉(zhuǎn)換器時(shí)，四個(gè)重要的PCB布局布線規(guī)則】。四個(gè)經(jīng)典的問題，助你在PCB設(shè)計(jì)之路上少走點(diǎn)彎路

AGND和DGND接地層應(yīng)當(dāng)分離嗎？

簡(jiǎn)單回答是：視情況而定；詳細(xì)回答則是：通常不分離。

因?yàn)樵诖蠖鄶?shù)情況下，分離接地層只會(huì)增加返回電流的電感，它所帶來的壞處大于好處。從公式V = L(di/dt)可以看出，隨著電感增加，電壓噪聲會(huì)提高。而隨著開關(guān)電流增大（因?yàn)?a target="_blank">轉(zhuǎn)換器采樣速率提高），電壓噪聲同樣會(huì)提高。因此，接地層應(yīng)當(dāng)連在一起。

一個(gè)例子是，在一些應(yīng)用中，為了符合傳統(tǒng)設(shè)計(jì)要求，必須將臟亂的總線電源或數(shù)字電路放在某些區(qū)域，同時(shí)還受尺寸限制的影響，使得電路板無法實(shí)現(xiàn)良好的布局分割，在這種情況下，分離接地層是實(shí)現(xiàn)良好性能的關(guān)鍵。然而，為使整體設(shè)計(jì)有效，必須在電路板的某個(gè)地方通過一個(gè)電橋或連接點(diǎn)將這些接地層連在一起。因此，應(yīng)將連接點(diǎn)均勻地分布在分離的接地層上。最終，PCB上往往會(huì)有一個(gè)連接點(diǎn)成為返回電流通過而不會(huì)導(dǎo)致性能降低的最佳位置。此連接點(diǎn)通常位于轉(zhuǎn)換器附近或下方。

設(shè)計(jì)電源層時(shí)，應(yīng)使用這些層可以使用的所有銅線。如果可能，請(qǐng)勿讓這些層共用走線，因?yàn)轭~外的走線和過孔會(huì)將電源層分割成較小的碎塊，從而迅速損害電源層。由此產(chǎn)生的稀疏電源層可以將電流路徑擠壓到最需要這些路徑的地方，即轉(zhuǎn)換器的電源引腳。擠壓過孔與走線之間的電流會(huì)提高電阻，導(dǎo)致轉(zhuǎn)換器的電源引腳發(fā)生輕微的壓降。

最后，電源層的放置至關(guān)重要，切勿將高噪聲的數(shù)字電源層疊放在模擬電源層上，否則二者雖然位于不同的層，但仍有可能耦合。為將系統(tǒng)性能下降的風(fēng)險(xiǎn)降至最低，設(shè)計(jì)中應(yīng)盡可能將這些類型的層隔開而不是疊加在一起。

PCB的輸電系統(tǒng)(PDS)設(shè)計(jì)可以忽略嗎？

PDS的設(shè)計(jì)目標(biāo)是將響應(yīng)電源電流需求而產(chǎn)生的電壓紋波降至最低。所有電路都需要電流，有些電路需求量較大，有些電路則需要以較快的速率提供電流。采用充分去耦的低阻抗電源層或接地層以及良好的PCB層疊，可以將因電路的電流需求而產(chǎn)生的電壓紋波降至最低。例如，如果設(shè)計(jì)的開關(guān)電流為1A，PDS的阻抗為10mΩ，則最大電壓紋波為10mV。

首先，應(yīng)當(dāng)設(shè)計(jì)一個(gè)支持較大層電容的PCB層疊結(jié)構(gòu)。例如，六層堆疊可能包含頂部信號(hào)層、第一接地層、第一電源層、第二電源層、第二接地層和底部信號(hào)層。規(guī)定第一接地層和第一電源層在層疊結(jié)構(gòu)中彼此靠近，這兩層間距為2到3密爾，形成一個(gè)固有層電容。此電容的最大優(yōu)點(diǎn)是它是免費(fèi)的，只需在PCB制造筆記中注明。如果必須分割電源層，同一層上有多個(gè)VDD電源軌，則應(yīng)使用盡可能大的電源層。不要留下空洞，同時(shí)也應(yīng)注意敏感電路。這將使該VDD層的電容最大。如果設(shè)計(jì)允許存在額外的層（本例中是從六層變?yōu)榘藢樱?，則應(yīng)將兩個(gè)額外的接地層放在第一和第二電源層之間。在核心間距同樣為2到3密爾的情況下，此時(shí)層疊結(jié)構(gòu)的固有電容將加倍。

對(duì)于理想的PCB層疊，電源層起始入口點(diǎn)和DUT周圍均應(yīng)使用去耦電容，這將確保PDS阻抗在整個(gè)頻率范圍內(nèi)均較低。使用若干0.001μF至100μF的電容有助于覆蓋該范圍。沒有必要各處都配置電容；電容正對(duì)著DUT對(duì)接會(huì)破壞所有的制造規(guī)則。如果需要這種嚴(yán)厲的措施，則說明電路存在其它問題。

如何實(shí)現(xiàn)裸露焊盤的最佳電氣和散熱連接？

在PCB設(shè)計(jì)中，一些高速轉(zhuǎn)換器的布局布線不可避免地會(huì)出現(xiàn)一個(gè)電路層與另一個(gè)交疊的情況。某些情況下，敏感的模擬層(電源、接地或信號(hào))可能就在高噪聲數(shù)字層的正上方。因?yàn)檫@些層面位于不同的層，所以無關(guān)緊要？我們來看一個(gè)簡(jiǎn)單的測(cè)試。

選擇相鄰層中的一層，并在該層面注入信號(hào)。然后，將交叉耦合層連接到一個(gè)頻譜 分析儀?？梢钥吹?，耦合到相鄰層的信號(hào)非常多。即使間距40密爾，某種意義上相鄰 層仍會(huì)形成一個(gè)電容，因此在某些頻率下，信號(hào)仍會(huì)從一個(gè)層耦合到另一個(gè)層。

假設(shè)某層上的高噪聲數(shù)字部分具有高速開關(guān)的1V信號(hào)，層間隔離為60dB時(shí)，非受驅(qū)層將看到從受驅(qū)層耦合而來的1mV信號(hào)。對(duì)于2Vp-p滿量程擺幅的12位模數(shù)轉(zhuǎn)換器 (ADC)而言，這意味著2LSB(最低有效位)的耦合。對(duì)于特定的系統(tǒng)，這可能不成問題， 但應(yīng)注意，當(dāng)分辨率從12位提高到14位時(shí)，靈敏度會(huì)提高四倍，因而誤差將增大到8LSB。

忽略交叉面/交叉層耦合可能不會(huì)導(dǎo)致系統(tǒng)設(shè)計(jì)失敗，或者削弱設(shè)計(jì)，但必須保持警惕，因?yàn)閮蓚€(gè)層面之間的耦合可能比想象的要多。

在目標(biāo)頻譜內(nèi)發(fā)現(xiàn)噪聲雜散耦合時(shí)，應(yīng)注意這一點(diǎn)。有時(shí)候，布局布線會(huì)導(dǎo)致非預(yù)期 信號(hào)或?qū)咏徊骜詈现敛煌瑢?。調(diào)試敏感系統(tǒng)時(shí)請(qǐng)記住這一點(diǎn)：?jiǎn)栴}可能出在下面一層。