以下文章來源于元器件封裝測試之友 ，作者刨芯片的熊大大

1 VDMOS器件關鍵參數介紹

如圖1所示，VDMOS結構就是P型注入和N+注入后兩次擴散形成P型區和N+型區，在硅表面P型區和N+型區之間形成溝道，在柵極加壓后溝道開啟，電流在溝道內沿表面流動，然后垂直地被漏極收集，圖中S為源極，D為漏極，G為柵極。VDMOS的制造工藝過程中采用自對準雙擴散工藝，自對準因為不會產生跑偏問題，可以精確控制溝道長度、短溝道與穿通電壓的矛盾。VDMOS結構中，若溝道長度太短，當源漏電壓較大時，在達到結的雪崩擊穿電壓之前，源漏之間已經穿通，也就是源漏電壓未達到設計的擊穿電壓。若想獲得更高的擊穿電壓就必須加大源漏結間的距離，但這樣會使器件跨導變小，降低頻率特性。而采用雙擴散工藝可以克服這一矛盾，在N-外延層上進行P區和N+區雙重擴散，精確控制溝道長度、形狀。漏區與溝道之間存在著N-外延層，它使PN-結的耗盡區主要向N-區一側擴展，從而有效地阻止了穿通效應的發生。外延層厚度可做得足夠大，以達到擊穿電壓的要求。

VDMOS器件關鍵參數包括開啟電壓（VTH）、導通電阻（RDSON）、源漏擊穿電壓（BVDSS）、柵源漏電（IGSS）、源漏間漏電（IDSS）等。

開啟電壓：VDMOS的有源區在柵電壓的控制下，逐漸由耗盡變為反型，直至形成導電溝道。則當有源區達到表面反型形成溝道的最小柵源電壓，我們定義它為VDMOS開啟電壓，用VTH表示。可能造成VDMOS開啟電壓用VTH超規格的原因：溝道區的摻雜濃度（P-BODY的注入劑量、驅入）、柵極氧化層的質量以及厚度。

導通電阻：每個VDMOS結構都可以說由八部分電阻組成（如圖2所示），也就是說電流由源極流向漏極需要經過這八部分電阻，分別為：源極接觸電阻（Rcs）;源區體電阻（Rbs）;溝道電阻（Rch）;積累層電阻（Ra）;結型場效應晶體管電阻（Rj）;外延層電阻（Re）;襯底電阻（Rbd）;漏極接觸電阻（Rcd）。可能影響VDMOS導通電阻的因素為源極接觸電阻，此區域為重摻雜，占導通電阻的比例很低，一般不會發生異常;溝道電阻，溝道長度（SRC/BODY的結深）的大/小，造成溝道電阻偏大/小;積累層電阻，積累層電阻占RDSON的比例很小，產生問題的可能性很小;外延層電阻，外延層的厚度/電阻率都直接影響到阻值;襯底電阻，襯底為重摻雜，電阻率比較低，但是襯底很厚，由襯底的厚度決定襯底電阻大小;漏極接觸電阻，主要是金屬和D極接觸的電阻，與背面金屬電阻和金屬和背面材料接觸合金有關。

源漏擊穿電壓：對于VDMOS這種結構，源漏擊穿電壓BVDSS規定為Vgs=0時在源漏間所加的最大反偏電壓，它表征了器件的耐壓的極限能力。反偏電壓的擊穿主要是以突變結PN-結的雪崩擊穿方式決定的，而且由于沒有少子貯存效應，不存在二次擊穿，因此簡化了對擊穿特性的研究。可能影響源漏擊穿電壓因素：P-BODY/N-EPI之間的結出現問題，漏電變大，擊穿電壓變低;P-BODY摻雜濃度/驅入異常;改變BODY注入劑量/驅入，可以最直接/有效地影響漏擊穿電壓;EPI缺陷;分壓環異常;表面缺陷，造成表面漏電。

柵源漏電（IGSS）：IGSS是指在指定的柵極電壓情況下流過柵極的漏電流。可能影響柵源漏電的因素：柵極氧化層質量;POLY層次的殘留;CONT的對偏，CONT對偏直接會造成G/S短路;S/G之間金屬殘留。

源漏間漏電（IDSS）：IDSS是指在當柵極電壓為零時，在指定的源漏電壓下的源漏之間的泄漏電流。既然泄漏電流隨著溫度的增加而增大，IDSS在室溫和高溫下都有規定。漏電流造成的功耗可以用IDSS乘以源漏之間的電壓計算，通常這部分功耗可以忽略不計。源漏間漏電IDSS是衡量VDMOS器件性能的一個非常重要的參數，一般VDMOS產品要求IDSS<100 nA，若IDSS偏大，輕則使功耗增大，器件壽命縮短，重則導致DS短路，器件功能不正常。同時，VDMOS器件失效項目中，IDSS也是非常難解決的問題。由此可見，對IDSS失效的控制對于VDMOS器件來說是非常重要的。

測試電路如圖3所示，GS短接接地，在DS間加設定正向（反向）偏壓VDS，測量DS間的電流為IDSS，一般IDSS測量規范小于100 nA。

2 IDSS失效原因分析

圖4為平面VDMOS器件的剖面結構。對于VDMOS器件來說，一個芯片可能由成千上萬如圖4所示的元胞構成，任何一個元胞源漏漏電偏大或者短接都會導致整個器件失效。IDSS失效一般都不會是短路，而是漏電偏大。短路的話，就直接是P-BODY/N-EPI的結擊穿了。