在傳統的概念中，芯片工藝的改進將會帶來性能的提高，成本的降低。同時，由于芯片內核電壓的降低，其所消耗的功耗也隨之降低，這一點到0.13um時代也是正確的。

但是在工藝進入90nm時代，甚至于以后的40nm或更小的工藝，出現了一點反常，芯片功耗將顯著提高。

由于40nm工藝的內核電壓進一步降低，電壓降低的一個負面影響是晶體管中的溝道(channel)內的電場減弱，于是電子移動速度降低，實際上也就是晶體管的傳播延時(tpd)增加了。為了達到非常高的性能，芯片設計廠商通常降低晶體管的門檻電壓(Vth)，使得晶體管快速開關，用來達到較小傳播延時的目的。這個Vth就是使得晶體管的溝道(channel)開始導通時的最小電壓值。

而Vth的降低，帶來一個嚴重影響，就是晶體管漏電流隨著Vth的降低呈指數增加，這樣就會使得芯片的靜態功耗大大增加，因此40nm的芯片制造商就是需要在芯片性能和其能承受的漏電流之間做一個權衡。

總的來說，芯片進入40nm時代后，門檻電壓的降低以及晶體管尺寸的減小，都將會導致芯片漏電流增加，而這個漏電流就成為芯片靜態功耗的主要來源，有的甚至高于芯片工作的動態功耗。

新工藝的使用反而帶來功耗的大幅度增加，這是目前半導體業界所需要面臨的一個普遍的問題。而功耗增加所帶來的問題主要是芯片在工作中將產生更多的熱量，如果這些熱量不及時散播出去，芯片的溫度將會升高，嚴重的時候有可能會導致芯片工作異常，甚至失效。

FPGA的功耗

FPGA器件的一個比較特別的現象是其上電瞬間的電流比較大，有的時候甚至大于芯片正常工作的電流，這是因為FPGA內部的邏輯和互連線資源(SRAM工藝)在上電的瞬間處于不確定狀態，發生電流沖突的結果。

如果用戶在設計的時候沒有考慮到這個上電瞬間的打電流，電源模塊不能夠提供這么大的電流，芯片在上電過程中就會出現上電曲線不單調的問題，導致器件上電失敗，以至于芯片無法正常工作。一般在器件手冊中會給出這個上電電流值。

FPGA在正常工作中，其消耗的總功耗由器件的靜態功耗、動態功耗和IO功耗構成。靜態功耗也叫待機功耗(standby power)，是芯片處于上電狀態，但是內部電路沒有工作(也就是內部電路沒有翻轉)時消耗的功耗；而所謂動態功耗是指由于內部電路翻轉所消耗的功耗；IO功耗是IO翻轉時，對外部負載電容進行充放電所消耗的功耗。

如下式：

總功耗=靜態功耗+動態功耗+IO功耗

芯片的靜態功耗是芯片處于待機狀態下所消耗的功耗，它主要由芯片內部的漏電流產生。在高速的40nm器件中(如stratic IV)，芯片的漏電流相對來說較大，因此靜態功耗成為主要的電源功耗，也叫漏電功耗(leakage power)。

靜態功耗有一個顯著的特點，就是它隨著器件結溫(junction temperature，TJ)的變化而變化較大。TJ越大，功耗越大；TJ越小，功耗越小，如下圖所示。因此，控制芯片的結溫可以有效的控制芯片的靜態功耗。

漏電功耗與器件結溫的關系

相比以前的器件工藝(如0.13um)，40nm器件由于內核電壓的降低，芯片在工作時所消耗的動態功耗也相應降低。

至于IO功耗，因為其電源是與內核分開的，所以它消耗的功耗改變不大。

不同工藝器件的功耗組成如下圖：

不同工藝器件功耗比較

功耗增加是40nm高速芯片的結果。如果芯片設計者降低器件的性能規格，那么其功耗也將隨之顯著降低。ALTERA 65nm的低成本器件CYCLONE III 就是一個很好的例子。

ALTERA為了使用戶能夠準確地評估其芯片在工作時候的實際功耗，提供了一種功耗計算的方法。

功耗計算器：用戶需要估算FPGA中的各種資源使用情況，包括LE，RAM，PLL，DPS塊和IO口等，以及它們工作的時鐘頻率。同時，用戶也需要估計各種資源工作過程中的翻轉率，這對芯片的動態功耗影響非常大。表格中同樣給出了靜態功耗值。在40nm的Stratix IV器件中，由于靜態功耗受結溫影響較大，因此計算表格中還需要用戶輸入環境溫度、表面風速和散熱片類型等參數，用來估計芯片的實際待機功耗。如果用戶的設計已經完成，用戶可以在quartusii中輸出一個功耗估計文件，將其載入到估計表格中，就可以自動載入精確的器件資源使用情況。

基于仿真的功耗估計(powergauge)：quartus ii提供了一種功耗估計工具。在使用之前，用戶必須首先編譯設計，然后根據設計的實際情況，給設計加一些激勵，再在quartusii中對這個設計進行時序仿真。Powergauge可以在仿真過程中估算出芯片實際工作時的功耗，這種方法通常是在設計的后期用來精確估計芯片功耗時采用。和計算表格相比，它準確，但耗時。