摘 要：基于接收機的應用提出了一種混合式高動態范圍AGC算法。該算法由射頻前饋與中頻反饋算法組成，借助現場可編程門陣列得以實現。在該算法的控制下，以射頻開關、數控衰減器、檢波器、可變增益放大器為核心器件，實現了一種輸入動態范圍110 dB、靈敏度-100 dBm、輸出功率為-19 dBm的自動增益控制環路。

0 引言

由于多徑衰落等因素，接收機天線端的信號功率可能具有超過60 dB的波動[1]。而中頻ADC具有的固定動態范圍難以精確采樣這樣的大動態信號，為使基帶能夠正確解調、解碼，接收機需要根據輸入信號的強度自動調整其增益，從而為后級提供相對恒定的輸出。這種功能正是由自動增益控制(Automatic Gain Control，AGC)環路實現的。

常用的AGC環路分為3種：前饋式AGC、反饋式AGC與混合式AGC[2-4]。前饋式AGC表現為開環控制，輸入信號功率被檢測后經處理用作增益的調整；反饋式AGC則是閉環控制，輸出功率與一個參考值作對比后得到功率誤差，該誤差經過運算后控制增益的大小。文獻[3]的研究表明，前饋式的AGC具有更快的響應速度，且其算法較為簡單，占用資源較少，因此得到了廣泛的應用。然而正因為其靈敏的響應特性，前饋式AGC容易因電路參數的波動而產生誤調。反饋式AGC則可以實現較為穩定的控制，但因其呈閉環結構，環路參數需要仔細確認，為設計帶來一定的挑戰。混合式AGC則是前饋與反饋式的結合，兼具兩者的特性。

1 混合式AGC環路

用于接收機中的混合式AGC環路由射頻前饋式AGC電路與中頻反饋式AGC電路組成。如圖1所示，天線接收到的信號經過一定的耦合系數饋入射頻檢波器，檢波器的輸出電壓由ADC轉換為數字量，再由FPGA處理后控制信號通路上的單刀雙擲開關與數控衰減器，從而控制射頻部分的增益。其中，低噪聲放大器(Low Noise Amplifier，LNA)具有22 dB增益，衰減網絡具有-10 dB增益。射頻信號與本地振蕩器下混頻得到中頻輸入信號IFIN，IFIN經過兩級相同的可變增益放大器(Variable Gain Amplifier，VGA)放大后，通過耦合器向中頻檢波器饋入適當的電平，檢波器的輸出電壓VIFDET由ADC轉換為數字量，再由FPGA進行數據處理，處理結果決定DAC的輸出電壓，從而控制VGA的增益。其中IFOUT表示中頻輸出信號，VG為VGA的控制電壓。

2 AGC算法

在介紹AGC算法前，首先說明環路的設計指標。如引言中所述，所設計的AGC算法需要滿足兩種不同輸入信號的需求。對于恒包絡信號，需要AGC單次控制時間小于50 μs，輸入動態范圍不小于-95 dBm~5 dBm，輸出功率為-19 dBm；對于非恒包絡信號，需要輸出信號包絡不失真。

根據AGC環路指標，設計了圖2所示的總體算法，注意到輸入信號的包絡特性在本系統中可由外部獲悉。環路啟動時首先判斷輸入信號是否為恒包絡信號,若是，則執行快速AGC算法，否則執行慢速AGC算法，順序均為先射頻后中頻。中頻AGC算法執行完畢后經過一定時間間隔再次返回射頻AGC，如此循環。

射頻前饋式AGC算法如圖3，首先配置ADC的射頻通道采樣，根據輸入信號的包絡特性，確定采樣次數。根據耦合器與射頻檢波器的特性(式(1))，將均值電平轉化為對應的輸入功率。對于檢測到的輸入功率執行條件判斷，從而確定LNA與數控衰減器的應配狀態。若本次確定的狀態與目前的電路狀態一致，則跳過配置階段結束射頻AGC，否則按照所確定的狀態配置電路后結束。

射頻AGC算法的仿真結果如圖4所示，當射頻輸入功率從-95 dBm變化至5 dBm時，射頻輸出功率變化范圍為[-73 dBm，-8.2 dBm]，將輸入信號的波動范圍由100 dB降為64.8 dB。

在射頻調整的基礎上，中頻反饋式 AGC進行增益的連續精密調控，其算法如圖5所示，首先為VGA的控制電壓VGint賦初始值，接著根據輸入信號的包絡特性確定中頻通道采樣次數并求均值VIFDET，在非恒包絡輸入下，兩次采樣間具有T1秒的時間間隔。中頻AGC環路中VGA的增益Gain與控制電壓VG在正常工作狀態下符合式(2)所示的線性關系,其中增益的單位為dB，控制電壓的單位為V。

根據所使用的VGA器件特性，式(2)中k取50，b取-5。中頻檢波器輸出電壓VIFDET與中頻輸出功率PIFOUT在正常工作區域符合式(3)的線性關系，其中電壓的單位為V，被檢測功率的單位為dBm。根據檢波器與耦合器特性可以得：

式(3)中k1取0.05，b1取2.575。

在中頻AGC環路中，若用PIFIN表示中頻輸入功率，PIFOUT表示中頻輸出功率，則所設計的環路目標為：當PMIN

基于控制目標及式(4)所示的關系給出了圖5中的判斷條件與控制電壓VG的計算公式，其中VGint為VGA目前的控制電壓，Max[]表示取最大值運算，Min[]表示取最小值運算。由于檢波器僅在一定范圍內符合式(3)的關系，因此需要確定一個可置信的檢波電壓區間：[0.375 V，2.75 V]。在此區間內，認為檢波電壓VIFDET代表了真實的輸出功率，此時按照式(4)所述的方法進行AGC控制；當VIFDET<0.375 V時，認為輸出功率較小，需先增大VGA的控制電壓以提高增益，使VIFDET于可置信區間，然后重新進行判斷；VIFDET>2.75 V時，需先減小VGA的控制電壓以降低增益，再重新判斷。

中頻AGC算法仿真結果如圖6所示。其中橫坐標為AGC執行次數。中頻輸入信號的功率范圍為-100 dBm～-10 dBm。當輸入信號功率處于[-79.04，-9.3]dBm時，VGA控制電壓VG能夠隨著輸入功率的變化而改變，輸出功率保持在-19 dBm，VIFDET與PIFOUT同步變化，實現了環路的功率控制目標。

3 算法的實現與測試

根據第2節所述，在Xilinx Spartan 3E系列FGPA上實現了混合式AGC算法。算法控制的主要器件包括ADC、射頻開關、數控衰減器與DAC。其中，射頻與中頻部分共用一片10 bit、4通道的模數轉換器ADS7954；單刀雙擲開關的狀態由FPGA輸出的單比特高低電平控制；數控衰減器為6 bit、0.5 dB步進的RFSA2644芯片。中頻VGA的控制電壓由12 bit DAC提供。ADC通道的切換及采樣、數控衰減器的衰減值、DAC的輸出電壓均由FPGA通過串行外設接口(Serial Peripheral Interface，SPI)總線控制。為了方便數字部分的處理，所提出算法中的采樣次數N1、N2、N3、N4均取2的整數次冪。

在不同輸入激勵條件下Modelsim的功能仿真結果如圖7所示。當輸入為恒包絡信號時（圖7（a）），首先配置ADC射頻通道，進行4次射頻通道采樣，經過計算后配置了數控衰減器。由于輸入功率較高，LNA始終保持關斷，隨后預置了VGA增益。接著配置ADC切換至中頻通道，進行連續的16次采樣，最后配置DAC輸出適當的VGA控制電壓。恒包絡輸入信號下單次AGC過程耗時41.73 μs。

當輸入為非恒包絡信號時（圖7（b）），射頻AGC采樣變為64次，中頻AGC仍然采樣16次，但在采樣間加入了6.68 μs時間間隔，總的控制時間為230.53 μs。使用示波器測量的時域輸入輸出波形如圖8所示，其中通道1為輸入正弦包絡信號，包絡周期為128 μs，通道2為中頻輸出信號，可以觀察到輸出信號包絡保持完好，平均功率恒定。

輸入為恒包絡信號條件下，混合式AGC環路中關鍵參數隨射頻輸入功率變化的曲線如圖9所示。圖9（a）中按照式（1）擬合的曲線與實測曲線吻合良好；圖9（b）中VGA控制電壓呈現三次跳變，與射頻AGC算法中的所設計的4種條件判斷相符；圖9(c)、圖9(d)表明所設計的AGC系統在輸入信號功率為-100 dBm~10 dBm時，輸出可恒定地控制在-19 dBm，具有110 dB的動態范圍。近年來所提出AGC系統的動態范圍對比如圖10[5-16]所示，對比表明本文所實現的動態范圍具有一定的領先性。

4 結論

本文針對輸入信號的不同的包絡特性，結合前饋式與反饋式AGC的特點，依據接收機中的硬件架構，提出了一種混合式高動態范圍AGC算法，并在FPGA硬件平臺上得以實現。在該算法的控制下，以射頻開關、數控衰減器、檢波器、可變增益放大器為核心器件，實現了一種輸入動態范圍110 dB、靈敏度-100 dBm、輸出功率為-19 dBm的自動增益控制環路。在恒包絡與非恒包絡輸入下，算法執行時間分別為41.73 μs與230.53 μs，信號包絡保持完好。對比表明，所提出的AGC算法實現了優良的動態范圍特性。

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