在使用高速模數(shù)轉(zhuǎn)換器 (ADC) 進(jìn)行設(shè)計(jì)時(shí)，需要考慮很多因素，其中 ADC 采樣時(shí)鐘的影響對(duì)于滿(mǎn)足特定設(shè)計(jì)要求至關(guān)重要。關(guān)于 ADC 采樣時(shí)鐘，有幾個(gè)指標(biāo)需要了解，因?yàn)樗鼈儗⒅苯佑绊?ADC 性能，尤其是信噪比 (SNR)。

在本文中，我們將探討大量實(shí)驗(yàn)和權(quán)衡——并尋求在工作臺(tái)上證明它們——以便讓您更好地了解下一個(gè) ADC 時(shí)鐘設(shè)計(jì)。

時(shí)鐘權(quán)衡及其對(duì) ADC 性能的影響

我們使用了一個(gè)帶有三個(gè)信號(hào)發(fā)生器的評(píng)估模塊，它們提供 ADC 所需的不同信號(hào)，如圖1所示。模擬和時(shí)鐘輸入均通過(guò) 10 MHz 參考信號(hào)鎖定參考，并使用帶通濾波器進(jìn)行濾波，以消除來(lái)自信號(hào)發(fā)生器的任何不需要的噪聲和雜散。

圖 1 ADC 測(cè)試測(cè)量設(shè)置在實(shí)驗(yàn)室中的樣子。資料來(lái)源：德州儀器

在嘗試最大限度地提高高速轉(zhuǎn)換器設(shè)計(jì)的性能時(shí)，有許多權(quán)衡。讓我們首先從源開(kāi)始：實(shí)驗(yàn)室中用作采樣時(shí)鐘源的信號(hào)發(fā)生器。在實(shí)驗(yàn)中，我們使用了輸出功率為 +10 dBm 的 25 MHz 時(shí)鐘或信號(hào)發(fā)生器。我們?cè)谙嗤瑮l件下配置每個(gè)信號(hào)發(fā)生器，以了解相對(duì)相位噪聲對(duì)轉(zhuǎn)換器性能的影響。

然后，我們利用圖 2所示的不同信號(hào)發(fā)生器以 25 MSPS 的頻率對(duì) ADC 進(jìn)行時(shí)鐘控制。對(duì)于每個(gè)測(cè)試源，我們將時(shí)鐘保持在 +10 dBm 不變，并將模擬輸入頻率 (Fin) 從 2 MHz 掃描至 30 MHz。在每個(gè)頻率點(diǎn)，我們將信號(hào)發(fā)生器的輸出功率水平調(diào)整為 -1 dBFS，然后測(cè)量相對(duì)于滿(mǎn)量程的 SNR 值（以分貝為單位）。為了保持實(shí)驗(yàn)的一致性，我們始終使用性能最高的信號(hào)源作為模擬輸入源。

圖 2 ADC 的 SNR 與 Fin@-1 dBFS 的關(guān)系顯示采用不同的時(shí)鐘信號(hào)源，頻率為 25 MSPS @ +10 dBm。資料來(lái)源：德州儀器

如圖 2 所示，當(dāng)模擬頻率增加時(shí)，SNR 開(kāi)始下降并惡化。這個(gè)術(shù)語(yǔ)稱(chēng)為“抖動(dòng)受限”，這意味著在某個(gè)時(shí)刻，ADC 時(shí)鐘源、時(shí)鐘信號(hào)鏈或兩者的抖動(dòng)或相位噪聲將開(kāi)始主導(dǎo)轉(zhuǎn)換器的整體性能，導(dǎo)致在使用噪聲更大的時(shí)鐘源操作轉(zhuǎn)換器時(shí) ADC 的 SNR 更差。

如您所見(jiàn)，隨著模擬輸入頻率的增加，每個(gè)信號(hào)發(fā)生器的相位噪聲貢獻(xiàn)略有不同，而在較低的模擬輸入頻率下，相位噪聲的影響較小。

時(shí)鐘的斜率是影響 ADC 性能的另一個(gè)特性。時(shí)鐘沿的斜率越尖銳，減少抖動(dòng)的可能性就越大。當(dāng)采樣時(shí)鐘沿穿過(guò) ADC 的采樣閾值時(shí)，盡量減少時(shí)鐘沿的時(shí)序不確定性也很重要。

圖 3展示了使用高性能信號(hào)時(shí)鐘源和低性能信號(hào)時(shí)鐘源時(shí) ADC 采樣時(shí)鐘斜率對(duì) ADC 性能的影響。從圖中可以看出，當(dāng)將 25 MSPS 時(shí)鐘源的幅度水平從 +10 dBm 降低到 -15 dBm 并保持 5 MHz 和 30 MHz 模擬輸入頻率的輸出功率水平恒定時(shí)，隨著時(shí)鐘信號(hào)源變?yōu)?+5 dBm 或更小，SNR 開(kāi)始下降。

圖 3 SNR 與采樣時(shí)鐘幅度的關(guān)系顯示了斜率。來(lái)源：德州儀器

請(qǐng)記住，每個(gè) ADC 都有自己的靈敏度水平；因此，+5 dBm 并不涵蓋所有情況。它只適用于此 ADC 測(cè)試案例，以證明時(shí)鐘源上更銳利的轉(zhuǎn)換速率如何幫助您從 ADC 獲得最佳 SNR。

根據(jù)預(yù)期的 ADC 性能應(yīng)用時(shí)鐘權(quán)衡

相位噪聲曲線中噪聲的一個(gè)較大貢獻(xiàn)者是噪聲基底，也稱(chēng)為寬帶噪聲。如果一個(gè)源的噪聲基底高于另一個(gè)源，則噪聲基底較高的源將增加相位噪聲曲線下的面積，從而增加指定積分帶寬的抖動(dòng)值（請(qǐng)注意，抖動(dòng)是相位噪聲的積分）。

帶通濾波器通常有助于降低時(shí)鐘信號(hào)和/或模擬輸入信號(hào)源的寬帶噪聲。它們還能過(guò)濾掉不必要的雜散信號(hào)，即使是高性能、低噪聲信號(hào)發(fā)生器也會(huì)產(chǎn)生這種雜散信號(hào)。

圖 4展示了 ADC 的 SNR 性能與模擬輸入頻率的關(guān)系，使用相同的三個(gè)信號(hào)發(fā)生器作為采樣時(shí)鐘（濾波和未濾波兩種情況）。在用于時(shí)鐘的信號(hào)發(fā)生器的輸出上應(yīng)用濾波器時(shí)，可以清楚地看到 SNR 的改善。在性能較低、本底噪聲較高的信號(hào)發(fā)生器上應(yīng)用濾波器時(shí)，情況也是如此，因?yàn)槠涔逃邢辔辉肼暠緛?lái)就很差。

圖 4顯示了在使用不同時(shí)鐘信號(hào)源時(shí) ADC 的濾波和無(wú)濾波的 SNR。來(lái)源：德州儀器

到目前為止，我們已經(jīng)使用信號(hào)發(fā)生器來(lái)演示時(shí)鐘信號(hào)的各種權(quán)衡。然而，在現(xiàn)實(shí)世界中，大多數(shù)設(shè)計(jì)人員都會(huì)為他們的 ADC 設(shè)計(jì)選擇特定的時(shí)鐘設(shè)備。在某些情況下，設(shè)計(jì)人員甚至可能希望使用現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 作為 ADC 的采樣時(shí)鐘，盡管我們?cè)?TI 不建議這樣做，因?yàn)橛米鲿r(shí)鐘的 FPGA 與其他時(shí)鐘設(shè)備相比具有顯著的抖動(dòng)。

為了進(jìn)一步解釋 FPGA 時(shí)鐘對(duì) ADC 性能的影響，圖 5展示了使用 FPGA 輸出時(shí)鐘為 ADC 提供時(shí)鐘時(shí)對(duì) ADC 的 SNR 性能的影響，而其他時(shí)鐘設(shè)備則不然。具有較高相位噪聲和較高本底噪聲的時(shí)鐘源會(huì)顯著影響轉(zhuǎn)換器的性能。

圖 5這是時(shí)鐘設(shè)備和 FPGA 輸出時(shí)鐘與 ADC 的 SNR 在模擬輸入頻率上的關(guān)系。來(lái)源：德州儀器

為了實(shí)現(xiàn) ADC 數(shù)據(jù)表的 SNR，您可能需要考慮多種權(quán)衡，以?xún)?yōu)化您的應(yīng)用的時(shí)鐘信號(hào)鏈。這可能包括使用無(wú)源巴倫實(shí)現(xiàn)而不是有源設(shè)備，因?yàn)闊o(wú)源巴倫會(huì)將更少的噪聲引入 ADC 或系統(tǒng)。雖然無(wú)源設(shè)備會(huì)帶來(lái)更干凈的性能，但它們有時(shí)在空間和成本方面存在劣勢(shì)。

正如我們?cè)诒疚拈_(kāi)頭提到的，具有高轉(zhuǎn)換速率的快速上升信號(hào)（例如低壓正射極耦合邏輯 (LVPECL) 或電流模式邏輯 (CML)）可使 ADC 性能優(yōu)于低壓差分信號(hào) (LVDS)。差分式接口也更好，因?yàn)樗鼈儽旧砜梢韵魏喂材Ｔ肼暋r(shí)鐘設(shè)備輸出配置為單端低壓互補(bǔ)金屬氧化物半導(dǎo)體 (LVCMOS) 信號(hào)會(huì)導(dǎo)致 ADC 的 SNR 性能降低。

選擇合適的時(shí)鐘

提供干凈、高轉(zhuǎn)換速率的時(shí)鐘源對(duì)于最大程度地提高任何 ADC 性能都至關(guān)重要。這些基本原理在使用每秒千兆采樣的 ADC 或任何高速 ADC 進(jìn)行設(shè)計(jì)時(shí)也適用，盡管本文中的所有實(shí)驗(yàn)案例都在每秒兆采樣的范圍內(nèi)。

了解相位噪聲和抖動(dòng)之間的差異也至關(guān)重要。確保將積分帶寬上限設(shè)置為至少 Fs（我們建議為采樣頻率的兩倍），以捕獲采樣時(shí)鐘源貢獻(xiàn)的抖動(dòng)的噪聲基底。請(qǐng)記住，寬帶噪聲基底是相位噪聲和抖動(dòng)計(jì)算的最大噪聲貢獻(xiàn)者，對(duì) ADC 的 SNR 性能影響最大。

選擇正確的時(shí)鐘有助于實(shí)現(xiàn) ADC 的預(yù)期性能，因?yàn)椴⒎撬袝r(shí)鐘設(shè)備、振蕩器和信號(hào)源都是一樣的。在適當(dāng)?shù)臅r(shí)候?qū)r(shí)鐘進(jìn)行濾波，有助于降低雜散、降低寬帶噪聲或兩者兼而有之。然而，使用濾波器時(shí)可能會(huì)有權(quán)衡，因?yàn)闉V波器會(huì)降低時(shí)鐘沿的斜率。

遠(yuǎn)離 FPGA 時(shí)鐘。我們知道，它們?cè)?FPGA 結(jié)構(gòu)中設(shè)計(jì)和實(shí)現(xiàn)起來(lái)很簡(jiǎn)單，而且是一種低成本的替代方案。但如果 ADC 的 SNR 性能是您設(shè)計(jì)的重點(diǎn)，那么它們就無(wú)法提供所需的性能。

選擇正確的時(shí)鐘接口也很重要。差分信號(hào)是消除時(shí)鐘信號(hào)上的共模噪聲和干擾的關(guān)鍵。使用 LVPECL 或 CML 類(lèi)型的接口可獲得最佳的斜率信號(hào)質(zhì)量，而不是 LVDS 或單端 LVCMOS 時(shí)鐘信號(hào)接口。