談一談先進封裝中的互連工藝，包括凸塊、RDL、TSV、混合鍵合，有哪些新進展？可以說，互連工藝是先進封裝的關鍵技術之一。在市場需求的推動下，傳統封裝不斷創新、演變，出現了各種新型的封裝結構。

下游市場對于產品小型化需求增長，讓SiP（系統級封裝）和 PoP（疊成封裝）奠定了先進封裝的初始階段。此后，倒裝芯片（Flip-Chip）、晶圓級封裝（WLP）和3D IC封裝技術出現， 不斷縮短芯片之間的互連距離。近年來，先進封裝的發展非常快，臺積電的InFO（集成扇出）和 CoWoS（Chip On Wafer On Substrate）、日月光的FOCoS（基板上扇出芯片）等，都引起了市場的廣泛關注。而支持這些封裝平臺的，首要就是互連工藝。

半導體封裝的四大作用

凸塊（Bumping）

凸塊（bumping）是多種先進封裝形式的基礎工藝，倒裝（FC）、扇出型（Fan-out）封裝、扇入型（Fan-in）封裝、芯片級封裝（CSP）、三維立體封裝（3D）、系統級封裝（SiP）等先進封裝結構與工藝實現的關鍵技術均涉及凸塊制造技術。

凸塊是在將晶圓切割成單個芯片之前，在基板上形成由各種金屬制成的“凸塊”。這些凸塊可在管芯和襯底之間提供比引線鍵合更短的傳輸路徑，可使得芯片能夠以更小、更快、更可靠的方式與其他電子元件進行通信，改善芯片封裝的電氣、機械和熱性能。

凸塊間距的微型化是凸塊技術的主要發展趨勢。隨著電子器件向更輕薄、更微型和更高性能進步，凸塊間距越小，意味著凸點密度增大，封裝集成度越高，難 度越來越大。行業內凸點間距正在朝著20μm推進。而實際上部分巨頭已經實現了小于10μm的凸點間距。三星的X-Cube（TCB）采用了25μm的微凸塊間距和40μm的硅片厚度，而X-Cube（HCB）的微凸塊間距更是達到了4μm，硅片厚度僅為10μm。這種極小的凸塊間距使得三星能夠生產出高性能、高密度的3D IC。臺積電在3D SoIC技術方面也取得了突破，其凸點間距最小可達6um，可實現更佳效能、功耗、尺寸外觀及功能，達成系統級整合。Amkor已經實現了200mm的單列銅柱小間距低至30um，交錯低至30/60um。

更小的凸點間距意味著凸點密度增大，封裝集成度提高，但技術難度也隨之增大。面向未來，混合鍵合（HB）銅對銅連接技術可以實現更小的凸點間距（10μm以下）和更高的凸點密度（10000 個/mm2），并帶動帶寬和功耗雙提升。

凸塊材料也是技術創新重點之一。凸塊制作的材質從傳統的金凸塊、銅鎳金凸塊發展到銅柱凸塊、焊球凸塊等。不同金屬材質適用于不同芯片的封裝，以滿足不同應用場景的需求。近年來，無鉛材料得到了廣泛的研究及應用，，以滿足環保要求。同時，一些新型金屬材料如銅鎳金等也被用于凸塊制造中，以提高凸塊的導電性和可靠性。

從制造工藝來看，凸塊的制造工藝從最初的蒸發沉積法逐步發展到絲網印刷、植球、電鍍、噴射、化鍍等多種方法。這些方法各有優缺點，適用于不同的封裝需求。電鍍法因其易于批量生產、一致性好以及可以制備絕大部分凸點等優點，被廣泛應用于集成電路的封裝領域。同時，電鍍工藝也在不斷優化和改進，以提高凸塊的質量和良率。

隨著3D封裝、Chiplet等先進封裝技術的興起，凸塊技術就與之緊密結合。例如，在3D封裝中，凸塊技術被用于實現多個芯片或器件在垂直方向上的堆疊和互連；在Chiplet技術中，凸塊則被用于將多個具有不同功能的芯片集成。

RDL重布線層技術

RDL重布線層技術，是先進封裝中的一個關鍵部分。它的主要作用是XY平面電氣延伸和互聯，它有助于提高I/O密度、改善電氣性能、減少芯片面積，并降低封裝成本。它通過在晶圓表面沉積金屬層和介質層并形成相應的金屬布線圖形，來對芯片的I/O端口進行重新布局，將其布置到新的、節距占位可更為寬松的區域。

在扇入晶圓級封 裝（FIWLP）和扇出晶圓級封裝（FOWLP）等先進封裝中，RDL為核心關鍵工藝。使得封裝廠能夠在扇出封裝技術方面與晶圓代工廠展開競爭。通過 RDL，IO Pad 可 以制成 FIWLP 或 FOWLP 中不同類型的晶圓級封裝。

在 FIWLP 中，凸塊全部生長在芯片上，芯片和焊盤之間的連接主要依靠RDL的金屬線。封裝后，IC的尺寸幾乎與芯片面積相同。在 FOWLP 中，凸塊可以生長在芯片外，封裝后的 IC 比芯片面積大1.2 倍。以臺積電的 InFO為例，InFO 在載體上使用一個或多個裸 芯片，然后將其嵌入到模塑料的重構晶圓中，并在晶圓上制造RDL互連和介電層。單芯片 InFO 提供高凸點數量，RDL 線從芯片區域向外延伸，形成“扇出”拓撲。

RDL工藝技術趨勢來看，首先是線寬線距的不斷縮小隨著工藝技術的發展，RDL形成的金屬布線的線寬線距（L/S）正在不斷縮小。未來三年，RDL的L/S將進入亞微米級別，賦能扇出封裝更高效能集成。臺積電的RDL技術解決方案已經能夠實現高密度布線，其InFO_oS技術利用InFO技術具有更高密度的2/2μm RDL線寬/間距，并提供多達14個重新分布層。三星在其I-CubeE技術中采用了集成硅橋的RDL中介層，相比現有硅中介層降低了封裝成本，同時利用小L/S優勢的硅橋實現了高性能和高密度互連。

其次，材料工藝也在不斷創新。重布線層的金屬線路以電鍍銅材料為主，根據需要也可以在銅線路上鍍鎳金或者鎳鈀金材料，相關核心材料包括光刻膠、電鍍液、靶材、刻蝕液等。隨著RDL技術精度的提高，對材料的要求也越來越高。新型的低損耗介電材料、高導電性金屬材料等被廣泛應用于RDL制造中，以提高封裝性能和可靠性。而在先進工藝方面，一些領先企業采用了新型垂直電鍍銅技術，無需使用夾具，且能實時監測電鍍液成分，確保工藝安全穩定。

此外，RDL-first工藝的發展也值得關注。與傳統的Chip-first工藝相比，RDL-first工藝先在載片上完成布線后進行芯片倒裝，可以實現更小的線寬線距和更高的封裝良率。它特別適用于多芯片、大尺寸的高密度扇出封裝。臺積電推出了多種RDL-first封裝方案，如CoWoS-R和InFO等，這些方案利用RDL中介層實現了高性能和高密度互連。三星在其I-CubeE和R-Cube技術中也采用了RDL-first工藝，以降低封裝成本并提高性能。

面板級封裝是當前行業主要熱點之一。RDL技術在面板級封裝中扮演著關鍵角色。在面板級封裝中，RDL技術可以實現芯片之間的高效互連，提高封裝密度和性能。FOPLP技術利用RDL層將芯片上的I/O端口重新布局到占位更為寬松的區域，并形成面陣列排布。這樣，封裝過程中可以直接連接到RDL層上的觸點，而不僅僅是連接到芯片的邊緣。這種技術提高了封裝密度和連接靈活性。

在面板級封裝中，RDL-first工藝成為了一種趨勢。這種工藝先在載片上完成RDL布線，然后再進行芯片倒裝和封裝。與傳統的Chip-first工藝相比，RDL-first工藝可以實現更小的線寬線距和更高的封裝良率。

TSV技術

TSV技術是通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導通，實現芯片之間互連的技術。它極大地縮短了芯片間的互連長度，減小了信號延遲和功耗，提高了帶寬和封裝密度。因此，TSV技術被認為是實現3D封裝和2.5D封裝的關鍵工藝之一。

與傳統 Wire Bonding 的芯片堆疊技術不 同，TSV技術能夠使芯片在3D堆疊的密度最大化，外形尺寸最小，并且大幅改善芯片運行速度，降低功耗。通過 TSV 技術將多層平面型芯片進行堆疊互連，減小芯片面積，大大縮短整體 互連線的長度，互連線長度的縮短能有效降低驅動信號所需的功耗。

從工藝技術趨勢上看，一是TSV孔徑與深寬比的不斷優化。隨著工藝技術的不斷進步，TSV的孔徑和深寬比正在不斷優化。更小的孔徑和更大的深寬比意味著更高的封裝密度和更短的互連路徑。

二是高密度TSV的設計與制造。在高密度應用場景下，TSV存在嚴重的熱應力問題，會影響器件性能甚至導致損壞。中國科學院微電子研究所研究團隊提出了兩端窄中間寬、兩端封閉中間空心的“類橄欖球”狀TSV結構，有效解決了高密度TSV互連中的熱應力問題，實現了國際已有報道中深度最大（>100μm）、深寬比最大（>20.3:1）、殘余應力最小（31.02MPa）的TSV結構。

三是TSV填充材料的創新與改進。銅因其良好的導電性、低電遷移性和低成本，成為TSV填充材料的首選。然而，隨著TSV深寬比的不斷提高，對填充材料的要求也越來越高。在電鍍銅填充TSV工藝中，應用最多的硫酸銅體系與甲基磺酸銅體系。甲基磺酸銅體系能溶解更多Cu2+，更利于填孔。此外，氯離子在鍍液中有著不可或缺的作用，可以提高陽極活性并防止陽極產生銅粉，減少電鍍過程中產生的銅顆粒。

TSV 主要有三大應用領域，分別是2.5D中介轉接層（Interposer）封裝、3D IC封裝和3D圓片級芯片（3D WLCSP）封裝。對應 TSV 生產流 程，會涉及到深孔刻蝕、PVD、CVD、銅填充、微凸點及電鍍、清洗、減薄、鍵合等二十余種工藝。

1、2.5D 中介轉接層封裝，其特征是正面有多層細節距再布線層和細節距微凸點，主流 TSV 深寬比達到 10:1，厚度約為 100m。臺積電的 CoWoS采用的就是2.5D TSV 技術。在CoWoS技術中，TSV是實現多層堆疊芯片之間高效互連的關鍵。通過TSV技術，可以顯著縮短芯片間的互連長度，從而減小信號延遲和功耗，提高數據傳輸帶寬和系統性能。

在CoWoS封裝中，硅中介層（Silicon Interposer）扮演著重要角色。TSV技術被用于在硅中介層上制作垂直導通孔，以實現中介層與芯片、中介層與基板之間的互連。在高性能計算（HPC）和存儲應用中，CoWoS技術通過TSV技術將多個高性能計算芯片和高帶寬存儲器（如HBM）堆疊在一起，實現高效的數據處理和傳輸。

隨著工藝技術的進步，未來CoWoS封裝中TSV的密度將進一步提高，以實現更高的封裝密度和性能。為了應對TSV制造過程中的挑戰（如深寬比增加、熱應力問題等），臺積電等領先企業正在探索新材料和新工藝的應用，以優化TSV的性能和可靠性。

2、3D IC封裝：應用方向主要是存儲類產品，其原因是存儲類產品引腳密度 小，版圖布局規律，芯片功率密度小等。通過 TSV 通孔實現三維集成，可以增加存 儲容量，降低功耗，增加帶寬，減小延遲，實現小型化。

3、3D WLCSP：主要應用于圖像、指紋、濾波器、加速度計等傳感器封裝領 域。其特點是采用 Via Last 工藝，TSV 深寬比較小（1:1~3:1），孔徑較大出于對成本 的考慮，目前圖像傳感器封裝大多采取低深寬比的 TSV 結構。

混合鍵合（Hybrid Bonding）

混合鍵合（Hybrid Bonding）是通過銅—銅金屬鍵合和二氧化硅—二氧化硅介質層鍵合實現無凸點永久鍵合的一種芯片三維堆疊高密度互連技術。相關數據顯示，混合鍵合技術可實現極小間距的芯片焊盤互連，每平方毫米可互連的芯片焊盤數達104~106 個，可以提供更高的互連密度、更小更簡單的電路、更大的帶寬、更小的電容和更低的功耗。

主要優點包括實現芯片之間無凸點互連；實現芯片之間超細間距的互連，比微凸點提高10 倍以上，超細間距的互連將增加布線有效使用面積， 大幅增加通道數量；實現超薄芯片制備，通過芯片減薄可使芯片厚度和重量大幅降低，并且可進一步提升系統中芯片的互連帶寬；實現鍵合可靠性的提高，銅—銅觸點間以分子尺度融合，取消了焊料連接，二氧化硅—二氧化硅以分子共價鍵鍵合取消了底填材料，極大提高了界面鍵合強度，增強了芯片的環境適應性。

混合鍵合工藝主要包含D2W（Die-to-Wafer）和 W2W（Wafer-to-Wafer）兩類。根據 EVG 報告《Bonding Technologies for the Next Generation Integration Schemes》（發布于 2021 年6月 10 日）數據，Wafer-to-Wafer 的工藝更加成熟，但需要每個芯片尺寸相同，且整體良率較低。下游應用端，在背光 CIS 及存儲領域3D NAND等領域均已實現量產。而 D2W下游應用前景更廣，但產品仍處于研發及量產爬坡階段。

連接密度與精度的提升是混合鍵合工藝技術關鍵。目前，行業內主要企業通過采用先進的機器視覺和精密機械控制系統，實現了亞微米級乃至納米級的對準精度，確保了芯片之間的高密度、高精度連接。

表面處理技術：在混合鍵合過程中，芯片表面的平整度對連接質量至關重要。為了獲得更好的連接效果，企業正在不斷優化表面處理技術，如化學機械平坦化（CMP）等，以確保芯片表面的平整度達到納米級。

退火溫度與時間的降低：退火是混合鍵合過程中的關鍵步驟之一，用于形成牢固的鍵合。近年來，研究人員通過改進退火工藝，降低了所需的退火溫度和時間，從而減少了工藝過程中的熱應力和損傷風險。

新型介電材料：為了進一步提高混合鍵合的鍵合強度和可靠性，研究人員正在探索新型介電材料的應用，如碳化硅氮化物（SiCN）等。這些新型材料具有更好的化學穩定性和機械性能，有助于提高混合鍵合的鍵合質量。

行業內主要企業的做法也值得關注。臺積電推出名為3D Fabric的混合鍵合服務，該服務已廣泛應用于AMD的V-Cache等產品中。通過采用超高密度垂直堆疊技術，臺積電實現了高性能、低功耗和最小電阻-電感-電容（RLC）的封裝解決方案。臺積電的SoIC（System on Integrated Chip）采用混合鍵合技術實現芯片之間的高密度互連，支持從10微米以下開始的鍵合間距。SK海力士計劃于2026年在其HBM生產中采用混合鍵合技術。通過混合鍵合，SK海力士旨在提高HBM產品的性能和能效，同時降低生產成本。