本文翻譯轉(zhuǎn)載于：Cadence blog

作者：Paul Graykowski

混合信號設(shè)計(jì)在半導(dǎo)體設(shè)計(jì)飛速發(fā)展的過程中發(fā)揮著關(guān)鍵作用?；旌闲盘栐O(shè)計(jì)將模擬與數(shù)字電路無縫集成至一個 SoC 上，為用戶提供了顯著的性能、尺寸和能效優(yōu)勢。

從廣義上講，混合信號集成電路是指結(jié)合了模擬與數(shù)字功能的集成電路（IC），不僅指這些域之間的接口，還指同時包含模擬和數(shù)字功能的組件的集成電路。它的應(yīng)用范圍涵蓋了電源管理系統(tǒng)、用戶接口（如觸覺反饋），以及手機(jī)、筆記本電腦充電器、游戲控制器和 GPS 系統(tǒng)中找到的射頻應(yīng)用。

合二為一

模擬系統(tǒng)和數(shù)字系統(tǒng)屬于不同的開發(fā)領(lǐng)域，開發(fā)工具和方法論也各不相同。數(shù)字設(shè)計(jì)工程師使用 Verilog、SystemVerilog 和 VHDL 等硬件描述語言（HDLs），以及數(shù)字邏輯仿真器和硬件仿真器進(jìn)行創(chuàng)建和驗(yàn)證他們的設(shè)計(jì)。而模擬設(shè)計(jì)工程師則使用 SPICE 或 FastSPICE 等專業(yè)仿真器來分析和驗(yàn)證模擬組件。盡管數(shù)字設(shè)計(jì)工程師和模擬設(shè)計(jì)工程師都是專業(yè)人士，但他們都對對方領(lǐng)域的技術(shù)了解有限，如建模語言、仿真器和仿真技術(shù)。

混合信號設(shè)計(jì)旨在將這兩個獨(dú)立系統(tǒng)集成為一個 SoC 上的整體。要實(shí)現(xiàn)這一目標(biāo)，就必須進(jìn)行全面的系統(tǒng)驗(yàn)證，以確保系統(tǒng)功能正常。

設(shè)計(jì)驗(yàn)證

數(shù)字驗(yàn)證（DV）工程師通常使用以下先進(jìn)工具和方法進(jìn)行設(shè)計(jì)驗(yàn)證，其中包括通用驗(yàn)證方法學(xué)（UVM）、SystemVerilog 斷言（SVA）、統(tǒng)一電源格式（UPF）和度量驅(qū)動驗(yàn)證（MDV）。這些工具和方法助力 DV 工程師生成測試激勵、評估覆蓋率、調(diào)試設(shè)計(jì)并無縫地運(yùn)行回歸測試。

然而，如何將這些技術(shù)擴(kuò)展應(yīng)用于模擬領(lǐng)域，以實(shí)現(xiàn)全面驗(yàn)證呢？雖然可以通過連接模擬與數(shù)字仿真器來進(jìn)行模擬混合信號（AMS）仿真，但大量的進(jìn)程間通信會大幅降低仿真運(yùn)行速度，使其比純數(shù)字驗(yàn)證慢很多。因此，AMS 仿真不總是適用于執(zhí)行回歸測試和 MDV 流程等任務(wù)。

驗(yàn)證的局限性

DV 工程師采用的傳統(tǒng)解決方案是創(chuàng)建簡單的存根模型（stub model）來隔離任何模擬和混合信號單元的數(shù)字部分，而不是運(yùn)行 AMS 仿真。

借助存根模型，工程師可專注于數(shù)字部分的一維驗(yàn)證。然而，模擬工程師與數(shù)字工程師關(guān)于模擬-數(shù)字接口方面的看法分歧可能導(dǎo)致一些可以避免的工作失誤，進(jìn)而導(dǎo)致設(shè)計(jì)失敗或代價高昂的硅片返工。此類工作失誤包括引腳連接錯誤、極性反轉(zhuǎn)、總線排序不當(dāng)以及電源域連接錯誤。

實(shí)數(shù)建模（RNM）解決方案

實(shí)數(shù)建模借鑒了模擬和數(shù)字仿真領(lǐng)域的理念。最重要的是，實(shí)數(shù)模型使用 DV 工程師熟悉的語言，例如 SV-RNMs 中使用的 SystemVerilog 語言。如下圖 1 所示，該模型可使 DV 工程師使用邏輯仿真器和硬件仿真器進(jìn)行數(shù)字混合信號（DMS）驗(yàn)證。

圖 1：混合信號仿真的模型和仿真精度 vs. 性能與容量

DV 工程師可利用 RNMs 能夠創(chuàng)建處理多于二態(tài)的模型，這些模型可以使用復(fù)雜的數(shù)學(xué)公式和實(shí)數(shù)值（如 3.142 或 16.893）。例如，DV 工程師可設(shè)計(jì)一個簡化的 RNM，即模擬數(shù)字轉(zhuǎn)換器。通過使用 RNM，工程師可以避免模擬電路中的許多復(fù)雜難題，只需專注于實(shí)數(shù)輸入和整數(shù)輸出即可。

此外，通過用 SystemVerilog 實(shí)現(xiàn) RNM，DV 工程師可以利用熟悉的語言對混合信號接口進(jìn)行細(xì)致和精確的建模，這不僅能提高驗(yàn)證流程的效率和精度、彌合模擬與數(shù)字領(lǐng)域之間的鴻溝，還使得在混合信號場景下應(yīng)用 UVM 和功能覆蓋成為可能。

值得注意的是，RNM 的應(yīng)用范圍十分廣泛，不僅能用于電路模型，還能用于旋轉(zhuǎn)和振動檢測傳感器，以及激光與光子處理器之間的的接口建模。

EEnet

在多數(shù)情況下，DV 工程師通常希望提高具體模擬和混合信號功能仿真的逼真程度。Cadence 的 Xcelium 與 Xcelium Mixed-Signal App 結(jié)合，可提供一個定制的參數(shù)化 RNMs EEnet 庫，其中包含電阻、電感器、電容器、二極管、晶體管及運(yùn)算放大器等 RNMs。DV 工程師可借助這些工具在 SystemVerilog 中精確構(gòu)建模擬電路模型。事實(shí)證明，EEnet 模型可以實(shí)現(xiàn)高達(dá) 5 倍的運(yùn)行效率，而且與 SPICE 模型相比，在精確度方面與后者只有 0.5% 的差距。

圖 2：EEnet 模塊

結(jié)論

RNMs 可以通過 DMS 仿真或硬件仿真簡化數(shù)字領(lǐng)域的驗(yàn)證流程，使驗(yàn)證速度遠(yuǎn)超過 AMS 驗(yàn)證。同樣值得注意的是，DV 工程師使用的所有標(biāo)準(zhǔn)工具和技術(shù)，如 UVM、SVA、UPF 和 MDV，均能夠兼容應(yīng)對設(shè)計(jì)中的模擬和混合信號問題。

總之，RNMs 可使 DV 工程師利用熟悉領(lǐng)域中的現(xiàn)有資源進(jìn)行高效而全面的混合信號驗(yàn)證。