在本文中，我們重點討論高密度共封裝光學器件 （CPO） 應用中的光學接口挑戰，在這些應用中，除了眾所周知的低損耗、寬帶和偏振無關光學耦合要求外，還增加了組裝產量和可擴展性。盡管已經使用絕緣體上硅 （SOI） 平臺 220nm 厚的晶體硅層中的錐形硅模式尺寸轉換器證明了光纖邊緣與透鏡光纖的有效耦合，但由于光學接口處的光斑尺寸較小，導致對準公差嚴格，并且透鏡光纖需要有空氣間隙才能正常工作，因此阻礙了其在高吞吐量封裝中的大規模應用。

為了設計光學接口以增加光斑尺寸，目前最常見的方法是使用互補金屬氧化物半導體 （CMOS） 芯片的后端 （BEOL） 堆棧中常見的 SiN 層。采用逆向 SiN 錐形將大光學模式從平切、行業標準單模光纖 （SMF） 過渡到 Si 納米波導中的緊密限制模式，而不會犧牲 BEOL 集成的簡單性。

基于由 Si 光子層與附加 SiN 光子層組合而成的混合平臺的邊緣耦合器，在 O 波段和 C 波段中，對橫向電場 （TE） 和橫向磁場 （TM） 極化，可為 SMF 提供 -1.5dB/光纖的典型耦合效率。這些高效邊緣耦合器的一個關鍵方面是去除 SOI 晶片的埋氧層 （BOX） 層下方的襯底，以防止擴展模式泄漏到 Si 襯底中。雖然這可以集成 V 型槽以進行 SMF 的無源組裝，但它對光學 I/O 密度造成了限制。

為了使 CPO 兌現其在多節點人工智能/機器學習 （AI/ML） 集群中的計算芯片 （XPU） 和高帶寬存儲器 （HBM） 之間高帶寬、低延遲和低功耗互連的承諾，一種更具可擴展性的光學接口解決方案至關重要。在 imec，正在開發幾種構建模塊來實現這一目標。一個關鍵的構建模塊涉及進一步設計 SiN 邊緣耦合器，以實現向高密度聚合物光波導的絕熱模式轉換。該組件用作 SMF 的模式轉換器，同時還提供中介層或封裝基板上的光學重分配功能。該解決方案通過將光纖接口重新定位到可用空間更大的中介層或封裝邊緣，增加了光學 I/O 連接的密度并允許更高的光纖數量。

第二個構建模塊利用低損耗、高密度晶圓上 SiN 波導作為數十個 XPU 或 HBM 之間的晶圓級光學互連 （WL-OI） 。這種方法需要在有源光子集成電路 （PIC） 芯片和光學互連晶圓之間建立低損耗、高產量的光耦合接口，其中有源 PIC 芯片包括調制器和光電探測器，而光學互連晶圓包括長距離路由波導和光纖耦合接口。

基于聚合物波導的光重分布層

以下部分介紹了設計、制造和表征基于聚合物波導的光重分布層所需的步驟。

設計。我們的第一個構建模塊基于具有新型 SiN 錐形的硅光子芯片與基于聚合物波導 （PWG） 的光學重分布層 （光學 RDL） 之間的絕熱模式轉換，該模塊有可能集成在各種類型的中介層或封裝基板上。

對于光學 RDL，市面上有多種聚合物光波導材料可供選擇，它們具有低光損耗、折射率可控、高溫穩定性、與回流焊接兼容以及穩定的光學性能等優異特性。我們選擇了兩種不同的聚合物波導材料，EpoCore/EpoClad 和 OrmoCore/OrmoClad，均由德國微抗蝕劑技術公司提供。對于這兩種材料，我們研究了兩種界面：1） SiN-to-PWG 界面，2） PWG-to-SMF 界面。在這兩種情況下，都調整了聚合物波導尺寸以優化耦合效率，最終確定了一種材料的尺寸，隨后將其用于實驗工作。

SiN 錐形波導的高度固定為 400nm，而寬度則沿錐形變化，從標準寬度 710nm 開始，在錐形尖端處變窄至 130nm。SiN 被多層氧化物層包圍，以確保模式限制。為了發生絕熱耦合，光學模式應從一個波導傳輸到另一個波導，并盡量減少向輻射模式或高階模式的轉換。為了實現這一點，SiN 錐形寬度必須以精心設計的方式沿傳播方向變化。最簡單的選擇是沿傳播方向線性改變錐形寬度，從而允許模式耦合發生在兩個波導的相位匹配點附近。雖然這不是設計錐形耦合器的最有效方法，并且通常會導致更長的錐形，但我們選擇了這種方法來比較兩種聚合物波導材料的性能。

圖 1：對于方形 EpoCore/EpoClad 聚合物波導型 ORDL 的各種尺寸，SiN 到 ORDL 絕熱耦合的耦合效率與線性 SiN 錐度的長度的關系。

圖 1總結了 EpoCore/EpoClad 的特征模式擴展 （EME） 模擬結果，圖 2總結了OrmoCore/OrmoClad 的特征模式擴展 （EME） 模擬結果。OrmoCore/OrmoClad 的折射率對比度更高，因此可以使用更短的 SiN 錐形，這是首選。由于 ORDL 需要與 SMF 耦合，因此還研究了兩種聚合物波導材料的 ORDL-to-SMF 界面，波導尺寸各不相同。圖 3總結了結果。

圖 2：SiN 到 ORDL 絕熱耦合的耦合效率與方形 OrmoCore/OrmoClad 聚合物波導型 ORDL 的各種尺寸的線性 SiN 錐度長度的關系。

對于尺寸在 3μm 至 6μm 之間的 EpoCore/EpoClad 聚合物波導，重疊效率可達到約 95%。由于 OrmoCore/OrmoClad 波導的折射率對比度較大，重疊率從 6μm 的約 83% 降至 3μm 的不到 70%。對于尺寸低于 3μm 的波導，由于限制減少，模式開始擴展。雖然根據這項研究，這兩種聚合物波導材料都是可行的，但我們決定繼續使用 EpoCore/EpoClad 進一步優化 SiN 錐形并進行實驗工作。

圖 3：標準 SMF 與不同尺寸的方形聚合物波導的模式重疊。

為了優化 SiN 到 ORDL 的耦合接口，通過在遠離相位匹配條件的區域更快速地改變錐體寬度，同時在光學模式耦合的關鍵區域更逐漸地改變錐體寬度，設計了更高效的錐體。這些關鍵區域對尺寸變化很敏感，錐體尺寸的任何快速變化都會導致模式耦合效率低下，從而導致輻射損耗增加或與高階模式耦合。SiN 錐體的精確布局是使用半解析方法定義的，確保錐體的連續部分之間有較大的重疊 。EME 模擬用于優化 SiN 到 ORDL 耦合器損耗與錐體長度的關系，適用于整個 O 波段的波長。已經實現了耦合器長度低于 1 毫米的設計，同時在整個 O 波段光譜范圍內將耦合器損耗保持在遠低于 1dB 的兩個極化水平（結果如圖 4所示）。

圖 4：基于 EpoCore/EpoClad 聚合物波導的 SiN 到 ORDL 絕熱耦合器的寬帶行為。

在研究 ORDL 相對于 PIC 的對準公差時，我們發現 1dB 橫向對準誤差公差為 ±1.8μm，這完全在我們的目標集成和組裝工具的能力范圍內。結果如圖 5所示。

圖 5：ORDL 相對于 SiN 錐形波導的對準公差。

制造。已經制造了具有優化 SiN 錐形設計的 PIC，并且通過旋涂 EpoCore 材料和在 PIC 上光刻圖案化聚合物波導，實驗性地集成了 EpoCore/EpoClad 聚合物波導。旋涂參數和光刻圖案化配方都經過反復微調，以匹配設計的 ORDL 芯尺寸。圖 6顯示了制造的測試樣品。在最后一步中，旋涂 EpoClad 以獲得頂部包層，確保光線被限制在 ORDL 內。

圖 6：集成在具有 SiN 錐形的 PIC 上的 ORDL 的光學顯微鏡圖像。

特性分析。我們準備了不同的測試樣品進行光學特性分析，以便對總測量損耗進行細分。對于 ORDL 切回分析，使用了不同長度的聚合物波導（不與 SiN 錐形耦合），并研究了整個 O 波段的傳播損耗。

在波長為 1310nm 時，傳播損耗低于 0.5dB/cm。此外，還觀察到光纖到 ORDL 對接耦合損耗為每面 1dB。SiN 測試芯片包括 SiN 螺旋，用于檢查 SiN 波導的傳播損耗。測量到的損耗小于 1dB/cm，這與之前報告的等離子增強化學氣相沉積 （PECVD） SiN 值一致。實驗測量到光纖到光纖的總插入損耗為 4dB，分解為兩個 1dB 光纖到 ORDL 耦合損耗、0.5dB 聚合物波導傳播損耗（對于 1cm 波導長度）、0.5dB SiN 波導傳播損耗，以及 SiN 和 ORDL 之間每個絕熱過渡的兩個 0.5dB 損耗。特性結果總結在圖 7中。下一步將包括在 ORDL 內實現光學扇出，并在各種類型的中介層或封裝基板上將光學 RDL 與電氣 RDL 集成。

圖 7：在 PIC 上將光學 RDL 與優化的 SiN 錐形集成后的特性結果。

晶圓級光學互連

正在開發的下一個構建模塊是晶圓級光學互連。由于互連距離預計將達到幾十厘米，因此迫切需要能夠橫跨整個 300 毫米晶圓的超低損耗波導 （《0.2dBcm），以及足夠密集的波導間距 （《10μm） 和足夠緊密的彎曲半徑 （《100μm）。在本文中，我們介紹了一種 300 毫米晶圓級 SiN 波導技術，該技術將低壓化學氣相沉積 （LPCVD） SiN 波導與高精度光刻掩模版拼接相結合，從而使拼接損耗低于 0.01dB。結合 400nm 厚 LPCVD SiN 波導的低線性傳播損耗和高光學限制，展示了長達 56cm 的跨晶圓環回波導，全波導損耗僅為 0.15dB/cm，包括多達 20 個針腳接口以及 56 個 100μm 半徑的 90 度彎頭。

晶圓制造和光罩拼接。300mm 晶圓加工從沉積 2.7μm 厚的氧化硅層開始。接下來，沉積 400nm 厚的 LPCVD SiN 層。LPCVD SiN 層使用 193nm 浸沒式光刻技術進行圖案化，使用兩個不同的光罩，每個光罩覆蓋整個 26mm x 33mm 芯片。每個芯片通過專用光刻作業與所選光罩一起曝光，從而實現完整的晶圓曝光，如圖8a所示。為了實現相鄰芯片之間的光罩拼接，每個芯片與所有相鄰芯片重疊，并在重疊處放置覆蓋結構以表征芯片到芯片的錯位。圖 8b 顯示了拼接界面的幾個掃描電子顯微鏡 （SEM） 顯微照片，顯示出非常平滑的過渡，沒有任何明顯的波導形狀不規則性。使用每個芯片六個不同位置的專用覆蓋標記測量相鄰芯片之間的錯位。對總共四片晶圓進行了全晶圓測量，觀察到的最大 x 或 y 錯位為 12nm。在 SiN 圖案化之后，沉積氧化物頂部覆層并隨后進行平坦化，目標是 SiN 頂部剩余 2.6μm 的氧化物。

圖 8：a） 帶有光罩縫合 SiN 波導束的制造 300 毫米晶圓的照片；b） 縫合區域的詳細頂視圖 SEM 圖像。

拼接接口和光學測試結構的設計。利用上一節所述的先進 193nm 光刻技術的掩模版拼接的高對準精度，我們設計了相對簡單、具有緊湊占地面積的突變拼接接口。為了實現 O 波段 TE 模式的低光損耗，我們探索了兩個關鍵設計參數：1） 拼接接口處的波導寬度，可選地從標稱 710nm SiN 波導寬度逐漸減小至 1.8μm 或 2.5μm（使用長度低于 35μm 的緊湊型低損耗錐形）；2） 兩次光刻曝光之間的重疊，范圍從 10nm 到 50nm。根據完整的 3D 有限差分時域 （FDTD） 模擬，對于高達 20nm 的重疊誤差，此類接口預計會產生低于 0.006dB 的光損耗。實現了具有 100 個縫合接口的專用螺旋波導結構，以及沒有縫合的參考螺旋波導，以提取晶圓級的縫合損耗。

作為一個簡單的概念驗證演示，我們還通過排列波導束（在第一個掩模版上）和彎曲/終止結構（在第二個掩模版上）包含了幾個跨晶圓環回波導。環回波導具有不同的總傳播長度（高達 56 厘米）、拼接接口數量（高達 20 個）和 100μm 半徑 90 度彎曲數量（高達 56 個），所有設計都采用相同的拼接錐度寬度設計掃描。對于所有測試結構，都實施了 SiN 光柵耦合器來執行晶圓級測試。

測量結果。首先，使用由半徑為 50μm 的 90 度彎曲的切回螺旋波導組成的標準測試結構進行 SiN 波導損耗和彎曲損耗測量，結果顯示標稱線性傳播損耗為 0.165dB/cm，彎曲損耗為 0.007dB/彎曲（圖 9a）。接下來，測量縫合螺旋測試結構。提取的縫合損耗值通常非常低（圖 9b），有些情況下由于晶圓級測試期間光纖耦合重復性不完美（~1dB 變化）而顯示負值。因此，我們可以保守地得出縫合損耗的上限為 0.01dB/接口。

隨后，測量了跨晶圓環回波導，如圖9c所示。通過線性擬合得出的全量（參考長度）波導損耗為 0.15dB/cm，適用于在晶圓上測量的所有環回波導組，與拼接錐形寬度無關。即使是寬度為 710nm 的非錐形 SiN 波導也表現出如此低的拼接損耗，進一步證實了光刻過程中的高對準精度。此外，所展示的無錐形拼接界面具有最小的占用空間。

圖 9：a） 水面上標準測試結構上的螺旋波導的 SiN 波導傳播損耗和 90 度彎曲；b） 測量測試結構的縫合損耗與光刻重疊和錐度寬度；c） 測量跨水環回 SoiN 波導的光纖到光纖插入光譜和線性擬合的全波導損耗譜（紅色）。

光學互連晶圓系統

采用高精度集體芯片到晶圓電介質鍵合工藝，實現組裝的 PIC 芯片和 300 毫米光學互連晶圓之間的低損耗 SiN 波導衰減耦合（圖 10b）。錐形 SiN 波導專為高效、對準誤差容忍和寬帶衰減耦合而設計，對于短至 0.5 毫米的衰減耦合器 （EVC），在 O 波段的插入損耗始終低于 0.5dB。

晶圓制造、芯片到晶圓的集體組裝和 SiN EVC 設計。300mm 晶圓處理從 4.1μm 厚的氧化硅沉積開始，它用作底部包層并減少衰減耦合器 （EVC） 模式與 Si 襯底的相互作用。接下來，沉積 400nm 厚的 PECVD SiN 層，并使用 193nm 浸沒式光刻進行圖案化。在 SiN 層圖案化之后，沉積氧化物頂部包層并隨后進行平坦化 - 目標是在 SiN 頂部剩余 200nm 的氧化物。然后沉積一層薄 SiCN 層以增強芯片到晶圓的集體鍵合強度。隨后，組裝過程從翻轉和將晶圓鍵合到第一個臨時載體開始，以將 Si 襯底減薄至 100μm。接下來，使用刀片切割將 7x7mm2 大小的虛擬“有源”PIC 芯片單獨化。然后，將 PIC 芯片放置到第二個臨時玻璃載體上，并使用主對準標記對準。最后，將玻璃載體上的 PIC 芯片集體轉移到底部 PIC 晶圓上，并使用次級覆蓋標記再次對準。圖 10c顯示了所得橫截面的示意圖。圖 10d顯示了 TEM 圖像，顯示了兩個 SiN EVC 被 400nm 厚的氧化物包層和 30nm 厚的 SiCN 電介質粘合層隔開。

圖 10：a） 利用 EVC 在有源 PIC 和無源互連晶圓之間實現低損耗耦合的光學互連晶圓級系統示意圖；b） 本文報道的簡化集體芯片到晶圓組裝光子系統；c） 組裝和 EVC 堆棧的詳細示意橫截面；d） 集體芯片到晶圓鍵合的 SiN 基 EVC 的橫截面 TEM 圖像。

存在多種設計方法可以優化絕熱 SiN EVC，以實現寬帶、低損耗耦合和對對準誤差的魯棒性。在這項工作中，我們采用了“FAQUAD”（快速準絕熱）方法 ，得到了如圖11c所示的典型 EVC 輪廓，該輪廓將 SiN 波導寬度從標稱的 710nm 逐漸減小到 EVC 區域的最小 130nm。我們實施了 0.5mm、1mm 和 1.5mm 的 EVC 長度，以探索耦合器占用空間、耦合性能和對錯位的魯棒性之間的權衡。如圖11a所示，在鍵合到晶圓上的 100 個 PIC 中，有 51 個包含 FAQUAD EVC，我們將在本文的其余部分進行報告。另外 49 個鍵合 PIC 包含替代 EVC 設計，將在其他地方進行報告。為了提取 EVC 損耗，實施了三種具有不同 EVC 轉換數（0、6 和 18）的測試結構，并使用 SiN 光纖光柵耦合器（圖 11d-f）在晶圓級上進行測量，使用 O 波段的 TE 偏振激光。應用雙變量線性擬合將 SiN EVC 與 SiN 波導損耗分離（圖 11f-i）。

圖 11：a） 300mm 光互連晶圓組裝 PIC 芯片的照片；b） 底部晶圓和頂部 PIC 的總體布局；c） 用于 SiN 波導 EVC 的“FAQUAD”錐度輪廓；d） EVC 損耗測試宏；e） xy 對準定義；f） 典型的測量光纖到光纖傳輸頻譜；g） 用于提取 EVC 和波導損耗的雙變量擬合程序；h） 典型的提取的 EVC 和波導損耗頻譜。

SiN EVC 損耗的晶圓級測量和分析。使用上面描述的測試結構，我們對不同長度的 EVC 進行了晶圓級測量。圖 12a顯示了 O 波段 60nm 范圍內的 EVC 損耗光譜。在波長 1310nm 處，大多數 EVC 的插入損耗低于 0.5dB（見圖12b），1.5mm、1mm 和 0.5mm 長的 EVC 的平均± 3σ 值分別為 0.36 ± 0.18dB、0.37 ± 0.24dB 和 0.32 ± 0.15dB。在較短的波長下，幾個芯片表現出更高的 EVC 損耗，主要發生在橫向（y）錯位較大的 PIC 芯片中。值得注意的是，由于加工問題，報告的晶圓（和頂部 PIC 芯片）上的 SiN 波導傳播損耗相對較高，范圍為 4 到 6dB/cm。部分過量傳播損耗也嵌入在提取的 EVC 損耗中，通過在未來的實驗中減少這種傳播損耗，我們預計能夠將 EVC 損耗降低 0.1 到 0.2dB。

就整體光學產量而言，1.5 毫米長的 EVC 設計表現最佳，為 75.5%，其次是 1 毫米和 0.5 毫米長的 EVC，分別為 68% 和 57%。此次初始開發運行中獲得的不完美產量是由多種因素造成的，包括在芯片到晶圓的集體組裝過程中的芯片損失、不良空隙的形成（主要出現在芯片邊緣）以及橫向（y 軸）錯位。0.5 毫米長的 EVC 對橫向錯位特別敏感，如圖12c左側面板所示，其中 7 個具有非功能性 EVC 的芯片表現出大于 1μm 的橫向錯位。1.5 毫米長的 EVC 可以容忍高達 1.5μm 的橫向錯位，如圖12c右側面板所示。如預期的那樣，縱向（x 軸）錯位對耦合損耗的影響要小得多。通過優化集體芯片到晶圓鍵合工藝，我們正在解決導致產量損失的所有因素，并將在未來的工作中報告結果。

圖 12：晶圓級 EVC 損耗測量與耦合器長度的關系；a） 損耗光譜；b） 1310nm 波長下的損耗統計；c） 損耗與 x 和 y 錯位的關系。注意：d 沒有顏色的數據點代表無功能的 EVC。