如今，算力極限挑戰正推動著芯片設計的技術邊界。Chiplet的誕生不僅僅是技術的迭代，更是對未來芯片架構的革命性改變。然而，要真正解鎖Chiplet技術的無限潛力，先進封裝技術成為了不可或缺的關鍵鑰匙。

Chiplet：

超大規模芯片突破的關鍵策略

面對全球范圍內計算需求的爆炸性增長，高性能芯片市場正以前所未有的速度持續擴張。在這一背景下，Chiplet技術以其獨到的設計理念與先進的封裝工藝，成為了突破傳統單芯片設計局限性的關鍵鑰匙。通過將多個高性能芯粒（Chiplet）巧妙集成，Chiplet技術不僅重塑了芯片設計的版圖，更為整個芯片產業開辟了一條全新的發展路徑。

作為推動算力躍升的前沿技術，Chiplet展現出了多方面的顯著優勢。

Chiplet技術可以克服算力墻、存儲墻、光罩墻、功耗墻四方面的限制，是突破先進制程瓶頸的有效手段。

Chiplet基于硅片級IP重構和復用的新架構，給縮短產品研發周期、提升良品率、降低成本等方面帶來巨大優勢。

Chiplet的異質異構、跨尺度封裝特點，集成芯片在尺寸、功能密度、總/局部功率密度、IO數量/密度/速率、互連帶寬/密度、熱流密度、時延、單位bit功耗等關鍵指標具有顯著提升空間，可有效滿足各類應用場景。

近兩年，隨著國際大廠紛紛將Chiplet技術應用于其最新產品之中，超大規模芯片采用Chiplet設計已蔚然成風。

Chiplet實現的關鍵

——先進封裝

Chiplet技術的核心理念，在于通過先進封裝技術的精妙運用，實現大芯片的“化零為整”。因此，先進封裝對于Chiplet而言，不僅是技術實現的基礎，更是決定其未來發展空間與深度的關鍵技術。

Chiplet封裝應用形式分為同構和異構。

同構目前主要封裝形式為2D方案，即MCM，核心為D2D模塊，是通過將多個獨立的芯片（Chiplet）直接并排或堆疊在同一封裝基板上，利用引線鍵合（Wire Bonding）、倒裝芯片（Flip-Chip）或其他互連技術實現芯片間的電氣連接。

代表性封裝技術：

TSMC InFO：InFO是TSMC開發的一種扇出型晶圓級封裝技術。該技術通過去除傳統的封裝基板，直接在晶圓上進行封裝，從而實現更薄、更輕、成本更低的封裝解決方案。

日月光 eWLB：eWLB封裝技術是一種創新的晶圓級封裝技術，由日月光半導體等公司開發并推廣。該技術將晶圓直接嵌入到封裝基板中，并通過重新布線層（RDL）實現芯片間的互連。eWLB封裝技術結合了晶圓級封裝的高密度和低成本優勢。

異構目前主要封裝形式為2.5D，以HBM應用為主，核心為控制模塊和HBM顆粒。代表性封裝方案主要分為三類：

2.5D硅中介層

2.5D硅中介層封裝技術是通過在兩個或多個芯片之間插入一個硅材質的中間層（即硅中介層），來實現芯片間的互連。這種技術可以有效縮短芯片間的互連距離，提高數據傳輸速度和帶寬，同時降低功耗和延遲。硅中介層上集成了大量的微凸點（microbumps）或TSV（Through Silicon Via，硅通孔）來實現芯片與中介層之間的電氣連接。

代表性封裝技術：

TSMCCoWoS-S：這是臺積電（TSMC）推出的一種基于硅中介層的Chiplet封裝技術，其中“CoWoS”代表Chip-on-Wafer-on-Substrate，即芯片-晶圓-基板封裝。該技術利用硅中介層來連接多個高性能芯片，并通過微凸點或TSV實現高密度互連。

Samsung I-Cube：三星（Samsung）的Cube技術也是基于硅中介層的Chiplet封裝方案，它采用了先進的堆疊和互連技術，將多個芯片封裝在一個緊湊的立方體中，以實現高性能和低功耗。

2.5D硅橋

2.5D硅橋封裝技術通過直接在芯片之間構建硅橋來實現互連，而不需要額外的硅中介層。這種技術可以減少封裝尺寸和成本，同時保持較高的數據傳輸速率和帶寬。硅橋通常通過TSV技術實現，確保芯片間的高效電氣連接。

代表性封裝技術：

TSMCCoWoS-L：這是TSMC CoWoS系列中的一種變體，特別優化了硅橋技術，以實現更緊密的芯片間連接。該技術適用于需要高帶寬和低延遲的應用場景，如高速網絡接口、高性能存儲等。

Intel EMIB：Intel推出的EMIB技術是一種創新的硅橋封裝方案，它允許將多個芯片直接嵌入到封裝基板上，并通過嵌入式硅橋實現高速互連。該技術提高了系統的集成度和性能，降低了功耗和延遲。

FoCoS-B和Fo-EB：日月光集團推出的FoCoS-B和Fo-EB也是基于硅橋技術的Chiplet封裝方案，盡管它們可能不如上述技術廣為人知，但在特定領域或應用中仍具有優勢。

2.5D RDL中介層

2.5D RDL中介層封裝技術利用RDL在硅中介層上構建復雜的互連網絡。RDL層可以包含多層金屬布線，用于實現芯片間的高密度、高性能互連。這種技術結合了硅中介層的優勢，同時提供了更靈活的布線能力和更高的集成度。

代表性封裝技術：

CoWoS-R：作為TSMC CoWoS系列的一部分，CoWoS-R特別強調了RDL中介層的應用。該技術通過精細的RDL布線，實現了芯片間的高效互連，適用于對性能、功耗和尺寸有嚴格要求的高端應用。

Chiplet可以通過多種先進封裝技術實現，其中2.5D封裝技術尤為突出。隨著Chiplet的發展和封裝技術的迭代，Chiplet+先進封裝技術組合將在滿足多樣化應用需求方面帶來更多的創新和變革。

銳杰微 Chiplet封裝技術的創新先鋒

銳杰微科技專注于高端芯片設計和工藝全流程的封測制造，特別是在Chiplet封裝技術領域默默耕耘，積累了寶貴經驗，掌握著包括2.5D硅中介層、硅橋及RDL中介層等在內的多項核心技術。而且作為中國第三代封裝技術Chiplet標準的參與方，銳杰微在推動行業標準制定方面也發揮了積極作用。

現階段，銳杰微主要瞄準臺積電CoWoS-S封裝技術的替代工藝展開開發，針對晶圓級系統的3D封裝方案也在布局當中。

圍繞基于國內的先進工藝制程推出全國產化先進封裝方案這一核心發展理念，銳杰微已構建了一套涵蓋Chiplet產品設計仿真與工藝生產全流程的封測解決方案。

截至目前，銳杰微已完成采用不同封裝方案的多個Chiplet產品開發和項目交付。下面進行部分展示：

2.5D CoW組裝工藝驗證

產品集成了4個HBM芯片,4個HBM dummy芯片，并利用4個結構dummy堆疊仿真設計有效的控制了2.5D模組翹曲。CoW組裝C2 pillar直徑/節距為20um/40um，C4 bump為80um SAC焊球；并采用65nm雙大馬士革工藝節點的TSV中介層和18層ABF基板封裝。該項目驗證了CoW組裝工藝技術路線可行性。

國產HBM方案

方案采用1+1結構，Logic Die+第四代HBM模組，通過硅中介層實現高速互聯。Logic Die采用了國內先進的工藝制程，Micro Bump直徑25um,Pitch為40um的工藝參數；硅中介層采用了目前國內領先帶DTC結構的TSV工藝，有效降低PDN高頻段噪聲，改善AC IR-DROP指標，大幅提升大功率場景的電源網絡的完整性。

該項目從硅載板電路設計、基板電路設計到模型參數抽取、SI/PI完整性仿真、熱仿真分析、結構應力多物理場耦合仿真以及組裝工藝，銳杰微全程參與并提供了重要技術支撐。驗證了國產2.5D+HBM的設計、Wafer工藝路線及封裝加工工藝路線。

2D MCM —

UCIe1.0標準 x32 24Gbps D2D

按照UCIe1.0標準給出的參考建議，要達到x32 24Gbps的I/O速率和帶寬，需要采用2.5D工藝才能滿足性能要求。考慮到成本因素，經銳杰微和合作伙伴論證，通過設計+仿真反復迭代，在無中介層、搭載ABF基板條件下，達到了D2D最長距離25mm和x32 24Gbps的性能指標要求，探索出了一條高性能、低成本的Chiplet解決之路。該產品也是目前國內性價比最好的產品。

作為Chiplet封裝技術的探索者，銳杰微正以扎實的技術基礎和行業參與，穩步推動技術革新。期待未來銳杰微繼續深耕國產化封裝解決方案，打造國內高端核心芯片國產化封測服務最優平臺。