前面兩期的芝識課堂，我們介紹了大量關于CMOS邏輯IC應用的一些細節事項，本期課堂讓我們進入實際的應用案例，解決電路設計中的噪聲問題。

開關噪聲類型

使用CMOS邏輯IC時，應注意開關噪聲。主要噪聲類型包括：開關噪聲（過沖、欠沖、接地反彈）、信號反射串擾噪聲。這些噪聲是由輸出轉換速率（di／dt或dv／dt）和輸出走線引起的。除此之外，還應注意在多種組合條件下產生的電磁干擾（EMI）噪聲和附近電子設備發出的電磁敏感性（EMS）噪聲。

降低開關噪聲的問題

CMOS邏輯IC中的MOSFET在對內部和外部負載電容進行充放電的同時進行開關轉換。開關過程中的走線阻抗可以看作是一個LCR電路。由于開關電流（i）流過電感（L），所以在CMOS邏輯IC的VCC和GND線上出現峰值電壓（=L（di／dt））。這種噪聲便稱為開關噪聲。多個同步開關輸出會消耗較大的充電／放電電流，因此會產生較大的開關噪聲（稱為同步開關噪聲）。

降低開關噪聲的對策

（1）分別增加和減小VCC和GND線的寬度和長度，以減小它們的電感。

（2）將旁路電容器放置在CMOS邏輯IC的VCC和GND引腳之間并盡可能使其靠近。

（3）注意時鐘和重置信號。未使用的門輸入端（如驅動器）應連接到VCC或GND。將一個低通濾波器連接到使用的門輸出端，以消除噪聲。

（4）選擇低噪聲IC。

（5）在使用的門輸出端添加一個阻尼電阻器。但必須檢查輸出波形以調整阻尼電阻器的值。

東芝為CMOS IC提供內部阻尼電阻器，這不僅有助于降低開關噪聲，而且有助于減少零件數量。

信號反射的問題

對于高速CMOS邏輯IC，反射會導致信號延遲、振鈴、過沖和欠沖增加。

傳輸線路反射：典型走線的特性阻抗（*1）為50至150 Ω。但是高速CMOS邏輯IC的I/O阻抗與典型走線的特性阻抗不同。這種阻抗的不匹配將導致一部分發射信號被反射到傳輸線路的發送端和接收端。

信號反射不影響緩慢上升的輸出，因其上升周期與反射信號的上升周期重疊。當反射信號上升后返回到輸出時，即當下列等式成立時，信號反射才會導致問題：

tr<2T

tr：輸出信號上升時間

T：從傳輸線路的發送端到接收端的傳輸延遲時間

假設輸出上升時間為3 ns，沿傳輸線路的傳輸延遲時間為5 ns/m。當傳輸線路為30 cm或更長時，信號反射會產生顯著影響。

*1特性阻抗

特性阻抗是傳輸線路（如電路板跡線、同軸電纜）的特性之一。

傳輸線路特性阻抗的一般表達式是Z_0=√（L/C），其中L是單位長度的電感，C是單位長度的電容。特性阻抗的單位為歐姆（Ω）。當50 Ω的終端電阻器連接到特性阻抗為50Ω的傳輸線路末端時，連接點處不會發生信號反射。

如果特性阻抗與電阻值不匹配，則在連接點處會發生信號反射。

減少信號反射的對策

（1）提高電路板組裝密度，減少電路板走線的長度，以減小其電感和電容。但是在這種情況下，需要注意相鄰軌跡之間的串擾。

（2）不要使用輸出電流高于必要值的IC。

（3）提供電氣終端，以便CMOS邏輯IC的I/O阻抗與傳輸線路的特性阻抗匹配。

（4）當一個CMOS邏輯IC的輸出驅動多個CMOS邏輯IC時，輸出走線應在靠近被驅動IC的位置呈扇形展開。

串擾的問題

串擾噪聲是由并行延伸的兩條相鄰傳輸線路（分別稱為干擾線路和受干擾線路）之間的電容或電感耦合引起的。關于串擾，應注意快速上升或下降的信號。當此類信號通過傳輸線路時，串擾噪聲將在相鄰的線路（受干擾線路）中產生并且在與干擾信號相同的方向和與干擾信號相反的方向上同時傳播。由于串擾傳播的速度與干擾信號的速度相等，因此在與干擾信號相同方向上傳播的串擾噪聲（稱為遠端串擾）將顯示為脈沖狀噪聲。

另一方面，當干擾信號沿線路傳播時，沿相反方向傳播的串擾噪聲（稱為近端串擾）保持恒定水平。串擾噪聲也沿著干擾線路傳播，然后返回到受干擾線路。

串擾應對措施

（1）在并行走線之間添加接地走線。（或者使用多層電路板，其中低阻抗層（如VCC或GND層）位于信號層之間。）

（2）減少并行運行的走線長度。

（3）如果是多層電路板，在相互正交的交替層上走線。

（4）增加走線之間的間距。

下圖展示了沿30 cm走線傳播的典型串擾噪聲水平。這個例子顯示的是近端串擾。如果受干擾走線的近端是接收端，則很容易受到串擾影響。

本篇文章，我們針對CMOS邏輯IC應用中的噪聲問題做了講解，并分享了不同噪聲的應對之策。在下期文章中，我們還將繼續介紹電路設計中可能出現的其他困擾及相關對策，大家不要錯過哦！

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