本文作者：AMD 工程師Grace Sun

在最新發(fā)布的 AMD VivadoDesign Suite 2024.2 中，引入的新特性之一是啟用了僅適用于 AMD Versal自適應(yīng) SoC 器件的 Advanced Flow 布局布線。關(guān)于此特性，文檔 UG904 以及 AR#000036830 均有說明，本文基于此做些擴(kuò)展匯總，以幫助讀者對 Advanced Flow 有更全面的了解。

為何要引入新的布局布線？

AMD Versal 自適應(yīng) SoC 將強(qiáng)大的可編程邏輯與加速引擎以及先進(jìn)的內(nèi)存和接口技術(shù)相結(jié)合，為各種應(yīng)用提供定制且高效的異構(gòu)加速。Versal 器件的邏輯密度顯著提高，從而提高了性能和容量。下表比較了 AMD UltraScale+ FPGA系列的 VU19P 與 Versal Premium 系列的 VP1902，后者是一款大型器件。

從 UltraScale+ 過渡到 Versal 器件已導(dǎo)致關(guān)鍵資源顯著增加：CLB LUT、BRAM、URAM、DSP 和邏輯單元的數(shù)量增加了一倍。這一增強(qiáng)功能能實(shí)現(xiàn)更復(fù)雜的設(shè)計(jì)。然而，隨著邏輯密度的增加，編譯時間也呈非線性增長。

隨著設(shè)計(jì)變得越來越復(fù)雜，需要 AMD VivadoDesign Suite 工具進(jìn)行創(chuàng)新，以有效管理和應(yīng)對以下方面的挑戰(zhàn)：

編譯時間

設(shè)計(jì)收斂

擁塞問題

Advanced Flow 相較于 Vivado 傳統(tǒng)的 Standard Flow 而言，旨在提高設(shè)計(jì)效率并縮短編譯時間，適用于更大、更復(fù)雜、功能豐富的 Versal 自適應(yīng) SoC。

為了應(yīng)對 Versal 架構(gòu)編譯時間更長的挑戰(zhàn)，優(yōu)化和加速布局布線過程至關(guān)重要。增強(qiáng)這一步驟將有助于管理 Versal 自適應(yīng) SoC 的復(fù)雜性。

從 2024.2 版本開始，Vivado Design Suite 為所有 Versal 器件引入了 Advanced Flow。這種新流程具有新的布局布線算法，可提高設(shè)計(jì)性能、改善可布線性并更好地解決復(fù)雜的時鐘布局要求。額外的架構(gòu)改進(jìn)增強(qiáng)了將大型復(fù)雜問題分解為可以并行解決的小問題的能力。

Advanced Flow 的引入顯著加快了編譯時間，改善了 Versal 設(shè)計(jì)的 QoR，從而有助于提高整體生產(chǎn)力和加速設(shè)計(jì)迭代。

新流程詳述

典型的設(shè)計(jì)流程從設(shè)計(jì)創(chuàng)建開始，然后是所有設(shè)計(jì)功能的模擬和驗(yàn)證，然后進(jìn)入綜合階段。Advanced Flow 的主要重點(diǎn)是 Implementation 階段，其中包括自動并行編譯和新的布局和布線算法，如下圖所示：

Advanced Flow 引入了改進(jìn)的分區(qū)和布局規(guī)劃方法，可優(yōu)化并行編譯。新算法有助于放置復(fù)雜的時鐘網(wǎng)絡(luò)、減少擁塞并提高整體性能。這種架構(gòu)和算法的組合大大加快了編譯過程。Placement 后，分區(qū)信息將傳遞到 Router，以便可以并行布線分區(qū)。

后續(xù)流程（例如時序和功率分析、編程和調(diào)試）與 AMD VivadoDesign Suite 的先前版本相同。

Advanced Flow 之所以成為 AMD Versal自適應(yīng) SoC器件更強(qiáng)大的解決方案，主要得益于其自動分區(qū)以實(shí)現(xiàn)并行處理的功能。

自動分區(qū)將大型復(fù)雜設(shè)計(jì)劃分為可以并行解決的較小布局和布線問題，以更有效地處理分區(qū)的并行編譯。對于 SSI 設(shè)備，這涉及將邏輯劃分為 SLR，對于單片設(shè)備，將邏輯劃分為設(shè)備內(nèi)的不同區(qū)域。

分區(qū)器會分析設(shè)計(jì)層次結(jié)構(gòu)、資源使用情況以及模塊之間的連接，自動完成設(shè)計(jì)分區(qū)。分區(qū)后，設(shè)計(jì)將以并行方式進(jìn)行布局，從全局布局階段開始，通過粗略級別的時序和擁塞優(yōu)化進(jìn)行整個設(shè)備的設(shè)計(jì)布局。下一階段的詳細(xì)布局和布局后優(yōu)化器將優(yōu)化全局布局，以確保最佳引腳密度和最佳整體性能。

然后，分區(qū)信息將傳遞到布線器，布線器將使用相同的分區(qū)進(jìn)行并行布線，從而實(shí)現(xiàn)非常快速的時序收斂。

與之前的版本一樣，物理優(yōu)化（Phys Opt Design 步驟）可在布局后的任何時間使用，以改善時序。

在 Vivado 內(nèi)部，Advanced Flow 使用更精簡的數(shù)據(jù)結(jié)構(gòu)來存儲和檢索物理設(shè)計(jì)信息，這不僅提高了布局和布線速度，而且還提高了使用 Checkpoint 讀寫大型設(shè)計(jì)的能力，減小了內(nèi)存占用。多線程的改進(jìn)進(jìn)一步提高了布局和布線效率。

新的時序引擎經(jīng)過優(yōu)化，可與布局器及其數(shù)據(jù)結(jié)構(gòu)配合使用，有助于快速評估布局更改的時序影響。此外，布局器還增加了減少每個方向的布線擁塞的功能，從而顯著提高了整體設(shè)計(jì)的可布線性。新的時鐘區(qū)域布局器的容量大大增加，從而可以更好地處理具有大量全局時鐘的復(fù)雜設(shè)計(jì)。

布線器可以從布局器獲取分區(qū)信息來并行布線這些分區(qū)，也可以提前預(yù)測要使用多少個分區(qū)。初始布線后，會自動探索布線算法的不同參數(shù)和閾值組合。布線器會選擇最佳組合，引導(dǎo)算法快速收斂到時序要求。

總體而言，這種新的工具架構(gòu)具有將大型復(fù)雜設(shè)計(jì)自動分解為獨(dú)立分區(qū)的功能，無需用戶干預(yù)即可縮短編譯時間。