第二期

智多晶DDR Controller介紹

最后一期我們主要介紹智多晶DDR Controller使用時的注意事項。

03智多晶DDR Controller使用注意事項

3.1 DDR BANK 布局

DDR Controller是硬核資源，位置是固定的，而phy是IO邏輯資源，與所在bank關聯，設計PCB的時候需要選擇與DDR Controller硬核位置，更接近的IO BANK作為DDR IO BANK，才能獲得最佳的性能表現。下表列出了各系列芯片DDR Controller硬核靠近的BANK。

從圖三、SA5Z-30 器件布局規劃，可以看出DDR Controller硬核靠近BANK4的IO，所以應該將外掛的DDR引腳放置在BANK4上。

圖三、SA5Z-30 器件布局規劃

從圖四、SA5Z-50 器件布局規劃，可以看出DDR Controller硬核靠近BANK12/13的IO，所以應該將外掛的DDR引腳放置在BANK12或BANK13上。

圖四、SA5Z-50 器件布局規劃

從圖五、SA5T-100 器件布局規劃，可以看出DDR Controller硬核靠近BANK5/6的IO，所以應該將外掛的DDR引腳放置在BANK5或BANK6上。

圖五、SA5T-100 器件布局規劃

3.2合封DDR引腳命名

合封DDR2和DDR3的引腳名稱是專用的，必須在設計的top層，按照以下表格的命名顯式的指定出來。下表列出了現有的三種合封DDR引腳名稱:

外掛DDR引腳命名沒有特殊要求，只需用戶設計的TOP命名和UPC引腳約束名稱保持一致即可。

3.3外部VREF硬件設計

3.4DDR Controller CLK要求

DDR Controller用戶側共有四類時鐘，分別是stable_clkin、ddr_work_clkin、usr_cmd_clk、usr_data_clk；

stable_clkin要求是來自晶振或一個低速的時鐘源，該時鐘不能被關閉或復位，例如由PLL生成的50MHz的時鐘。

ddr_work_clkin是供給硬核和phy的時鐘，即phy_clk。該時鐘在SA5Z-30系列器件上會被2分頻，在其余器件上會被4分頻，分頻后得到sclk。

usr_cmd_clk和usr_data_clk是用戶時鐘，即usr_clk。將這兩個時鐘連接到相同的用戶時鐘即可，當用戶時鐘的頻率和sclk一樣時，可以達到最大的讀寫帶寬。用戶在實際使用中，如果對帶寬要求比較高，可以將DDR控制邏輯跑到200MHz。

推薦的DDR Controller CLK組合：

注：當SA5Z-30系列FPGA 的phy_clk和usr_clk為2：1時，可以達到最大帶寬。其余系列FPGA 芯片的phy_clk和usr_clk為4：1時，可以達到最大帶寬。

3.5 VREF約束和調整

VREF有兩種指定方式：內部VREF或外部VREF，具體指定方式見下表；

注1：”phycst.extvref.set vref_pin 1.5V -bank num“，vref_pin為設計中指定外部VREF引腳名稱，num為DDR Controller引腳所連接的bank號。

注2: 推薦使用外部VREF。

3.5.1 合封DDR

采用內部VREF時，通過在引腳上添加“VREF=I50”屬性，使能內部VREF；I50表示設置為內部VREF的50%電平。共有I45、I50、I55三個等級可供調整，對應的內部參考電平百分比為45%、50%、55%。在調試過程中，通過調整VREF電平百分比，獲得最佳的判決電平。

采用外部VREF時，只需要在UPC文件中加入”phycst.ddr on“約束，即可使能外部vref和DDR Controller引腳。通過調整指定的外部VREF引腳輸入的電平值，來達到最佳的判決電平。

3.5.2外掛DDR

采用內部VREF時，通過在引腳上添加“VREF=I50”屬性，使能內部VREF；I50表示設置為內部VREF的50%電平。共有I45、I50、I55三個等級可供調整，對應的內部參考電平百分比為45%、50%、55%。在調試過程中，通過調整VREF電平百分比，獲得最佳的判決電平。

采用外部VREF時，首先通過”phycst.extvref.set vref_pin 1.5V -bank num“指定硬件設計的VREF，再在每個引腳上添加“VREF=EXTERN”引腳屬性。通過調整指定的外部VREF管腳輸入的電平值，來達到最佳的判決電平。

3.6狀態指示信號含義

DDR Controller共有init_status、training_report、error_report、debug_report四個狀態指示信號，其含義見下表：

調試過程中，在初始化階段優先查看”init_status、training_report”狀態指示信號是否正常，這兩組信號受硬件板卡性能，DDR Controller配置參數，VREF等影響較大。在讀寫數據階段看“error_report”信號是否正常，這組信號主要和用戶讀寫控制邏輯相關。

3.7DDR寫端

由于命令緩存FIFO深度和數據緩存FIFO深度都是有限的，用戶讀寫數據時要特別注意，防止出現FIFO溢出或讀空的現象，下表列出的不同系列DDR Controller 的FIFO深度。

DDR Controller的寫端最好使用預讀FIFO來緩存要寫入的數據，當PHY_CLK和USR_CLK不匹配時，會出現寫端有效信號不連續的問題。需要特別注意DDR Controller的ready信號的反壓，否則會出現個別數據未寫入問題或者重復寫入的現象。同時采用預讀FIFO可以保證讀寫效率。

04智多晶DDR Controller總結

智多晶的DDR Controller是其SEAL 5000系列FPGA芯片中的重要功能模塊，廣泛應用于工控、通信、消費電子和汽車電子等領域。它通過高可靠性和精準時序控制能力，滿足了各領域對數據處理的嚴格要求，同時降低了設計難度和系統功耗。

工控領域：用于PLC等設備，快速響應傳感器信號，實現精準控制。通信領域：支持高速數據緩存和傳輸，適用于基站、交換機和路由器。消費電子領域：提升手持設備的運行速度和續航能力。汽車電子領域：處理自動駕駛輔助系統中的圖像識別和傳感器數據融合。

智多晶Seal 5000系列FPGA內置DDR Controller，支持DDR2和DDR3顆粒，部分型號支持DDR4。支持多種突發長度和位寬拼接，優化數據傳輸效率。通過優化時序控制和電源管理，實現低功耗的目的。

使用智多晶的DDR Controller需要注意以下事項：

1 BANK布局：DDR Controller硬核位置固定，設計時需將DDR引腳放置在靠近硬核的BANK。

2 引腳命名：合封DDR引腳名稱專用，需在設計中顯式指定。

3 VREF設計：支持內部和外部VREF，推薦使用外部VREF以獲得更好的性能。

4 時鐘要求：用戶側時鐘需滿足特定頻率要求，以實現最大帶寬。

5 狀態指示信號：通過狀態指示信號監控初始化、訓練和錯誤狀態。

6 FIFO管理：寫端需注意FIFO深度和反壓問題，避免數據溢出或讀空。

智多晶DDR Controller憑借其高性能、低功耗和靈活的配置能力，為各領域的復雜應用提供了可靠的解決方案，同時簡化了設計流程，提升了系統的整體性能和競爭力。