1 深亞微米 BiCMOS[B] 技術

器件進入深亞微米特征尺寸，為了抑制 MOS 穿通電流和減小短溝道效應，深亞微米制造工藝提出如下嚴格的要求：

（1）高質量柵氧化膜。柵氧化膜厚度按比例減薄后，要求低的缺陷密度，好的抗雜質擴散，具有低的界面態密度和固定電荷的 Si/SiO2 界面。

（2）可控并重復的溝道摻雜。達到調整閾值電壓和抑制穿通。

（3）源漏結深更淺。高摻雜區具有良好的晶格完整性。

（4）優良的 PN 結構。高的表面濃度，低的接觸薄層電阻以及很少的結漏電流。

（5）精細的 LDD 結構。重摻雜 N+ 或 P+ 區注入雜質不在柵下面發生橫向擴散，達到提高源漏穿通電壓和減少高電場引入的熱載流子注入。

此外，在重摻雜硅襯底 P+-Si <100> 上生長厚度為 1～2 μm 的高質量 P- 型外延膜，獲得一個穩定的可重復的表面，晶圓具有均勻的膜厚度，精確摻雜的外延膜，優良的晶格完整性，達到深亞微米集成電路對硅襯材料的要求。

在具有 BLN+ 埋層的硅襯底上淀積外延層。厚度由縱向 NPN 管埋層向上擴散所決定[1]，該厚度決定硅表面與 BLN+ 埋層之間的距離。外延層厚度的變化直接反映了距離的變化。器件參數受到外延層厚度的影響：雙極型 BUCEO 和 BUCES ，集電極串聯電阻、Early 電壓、NMOS 的快反響電壓、NMOS 和 PMOS 的擊穿電壓 BUDS，這些參數都隨外延厚度的增大而增大。外延層的摻雜濃度由橫向器件所決定。摻雜濃度升高時，發生 BUnpn，BUpnp 以及 BUSDP 都下降。因此，要選擇合適的電阻率的外延層。其摻雜濃度使得雙極，CMOS 參數均達到電路的要求。

本文提出，為了直觀顯示出雙極型與 Twin-Well CMOS 器件兼容集成的深亞微米 BiCMOS[B] 結構，應用芯片結構技術[2-4]，得到芯片剖面結構，并利用計算機和它所提供的軟件，描繪出制程中芯片表面﹑內部器件以及互連的形成過程和結構的變化的示意圖。

2 芯片剖面結構

應用芯片結構技術[1-3]，使用計算機和它所提供的軟件，可以得到深亞微米 BiCMOS[B] 芯片典型剖面結構。首先由設計人員在電路中找出各種典型元器件： PMOS， NMOS， NPN （縱向），PNP （縱向），Poly 電阻以及 PNP（橫向）。然后由制造人員對這些元器件進行剖面結構設計，選取剖面結構各層統一適當的尺寸和不同的標識，表示制程中各工藝完成后的層次，設計得到可以互相拼接得很好的各元器件結構（或在元器件結構庫中選取），分別如圖 1 [A]﹑[B]﹑[C]﹑ [D]﹑[E] 以及 [F]等所示（不要把它們看作連接在一起）。最后把各元器件結構依一定方式排列并拼接起來，構成芯片剖面結構，圖 1-1A 為其示意圖。以該結構為基礎，引入 Cf 場區電容和 Poly 電阻，得到如圖 1-1B 結構。如果引入不同于圖 1-1 中的單個或多個元器件結構或對其中元器件結構進行改變，則可得到多種不同結構。選用其中與設計電路相聯系的一種結構。本文僅介紹圖 1-A 技術。

表 1 中的參數：P- 型外延層厚度為 TP-EPI，深磷區（DN）結深/薄層電阻為 XjDN/RSDN，NP 結深/薄層電阻為 XjN+/RSN+，P+ 結深/薄層電阻為 XjP+/RSP+，基區結深/薄層電阻為 XjPb/RSPb，埋層結深/薄層電阻為 XjBL/RSBL，其它參數符號與通常表示相同。

3 工藝技術

電路采用 0.25 μm（CMOS）/ 1～2 μm（雙極型）設計規則，使用深亞微米 BiCMOS[B] 制造技術。表 1 示出該電路主要元器件﹑制造技術以及主要參數。它以雙極型制程及其所制得的元器件為基礎，并對其中芯片結構和制造工藝進行改變，以制得 Twin-Well CMOS 器件的相容技術，最終在同一硅襯底上形成如表所示的 IC 中主要元器件，并使之互連。該電路或各層版圖己變換為縮小的各層平面和剖面結構圖形的 IC 芯片。如果表中所得到的各種參數都達到規范值，并都適合于所設計電路的要求，則電路芯片功能和電氣性能都能達到設計指標。

為實現深亞米 BiCMOS[B] 技術，對雙極型制造工藝作如下的改變。

（1）在形成 BLN+ 埋層﹑BLP+ 埋層和 P 型薄層外延后，引入 11B+﹑31P+ 注入并推進，分別生成與埋層相接的逆向 Twin-Well，形成雙極型隔離。引入場區注入，硅局部氧化，形成 CMOS 隔離。

（2）在基區推進后，引入防穿通和溝道注入，柵氧化和腐蝕埋孔（形成雙極型 E 區工藝之一）以及 Poly 淀積并輕摻雜，刻蝕形成深亞微米 CMOS 硅柵， NLDD/PLDD 注入，Si3N4 淀積，刻蝕形成側墻結構。

（3）75As+ 和低能量 11B+ 注入，分別生成 N+SN-和 P+SP- 區，濺射 Ti 分別形成 TiSi2/N+SN-區，TiSi2/P+SP- 區，E（N+Poly 或 P+Poly 擴散形成EN+ 區或 EP+ 區）/C 摻雜區和基區接觸同時，引入形成源漏摻雜區。上述引入這些基本工藝，使雙極型芯片結構和制程都發生了明顯的變化。工藝完成后，以制得 PMOS [A] 與 NMOS[B] 和縱向 NPN [C] 與縱向 PNP[D] 以及 Poly 電阻 [E]與橫向 PNP[F] 等，并用深亞米 BiCMOS[B] 來表示。

制程完成后芯片剖面結構示意圖如圖 1 所示。與亞微米 BiCMOS[B][4] 相比，主要不同的是：（1）采用 P-epi/P+ -Si <100> 作為硅襯底。（2）逆向雙阱。（3）柵特征尺寸為 0.25μm。（4）使用 TiSi2和鎢塞。（5）采用 N 型和 P 型摻雜 Poly 擴散形成發射區。

深亞米 BiCMOS[B] 電路電氣性能/合格率與制造各種參數密切相關，確定用于芯片制造的基本參數，如表 1 所示。芯片制程工藝中，一方面要確保工藝參數，電學參數都達到規范值，另一方面批量生產中要確保電路具有高成品率，高性能以及高可靠性。根據電路電氣特性的指標，提出對各種參數：（1）工藝參數，（2）電學參數以及（3）硅襯底電阻率/外延層厚度及其電阻率等要求。為此，芯片制造工藝中，由各工步所組成的工序來實現，并制定出各工序具體的工藝條件，以保證達到所要求的各種參數的規范值。

制程中各次光刻工序所用掩模由下面制程剖面結構圖 2 中可以看出，需要進行 21 次光刻。對準曝光是光刻工藝中最關鍵的工序。由于要進行 21 次光刻，所以對于光刻，不但要求有高的圖形分辨率，同時還要求具有良好的圖形套準精度。光刻對準曝光要嚴格對準﹑套準，并使之在確定的誤差以內。

4 工藝制程

由工藝規范確定的各個基本工序﹑相互關聯以及將其按一定順序組合，構成圖 1 所示的深亞微米 BiCMOS[B] 芯片結構的制程。為實現此制程，在雙極型制程制程中，引入上面（1）～（3）基本工藝，不僅增加了制造工藝，技術難度增大，使芯片結構發生了明顯的變化，而且改變了其制程，從而實現了深亞微米 BiCMOS[B] 制程。

由多次氧化﹑光刻﹑雜質擴散﹑離子注入﹑薄膜淀積，以及濺射金屬等各個基本工序構成芯片制程。這些工序提供了：

（1）形成電路芯片中的各個元器件： NMOS，PMOS，Poly 電阻，NPN（縱向），PNP（橫向）， PNP（縱向）等。

（2）這些電路元器件所需要的精確控制的硅中的雜質層：BLN+，BLP+，P-EPI， DN，ret.TW，PF，NF，Pb， Nb，溝道摻雜，TiSi2/N+SN-，TiSi2/P+SP-，TiSi2/N+Poly， TiSi2/P+Poly， TiSi2/EN+， TiSi2/EP+ 等。

（3）形成集成電路所需要的介質層： F-Ox， G-Ox，TEOS， BPSG， Si3N4 等。

（4）這些電路元器件連接起來形成集成電路所需要的金屬層 AlCu，W Plug。這些必須按給定的順序進行的制造步驟構成了制程。

利用計算機，依據芯片制造工藝中的各個工序的先后次序，把各個工序互相連接起來，可以得到芯片制程。該制程由各工序所組成，而工序則由各工步所組成來實現。根據設計電路的電氣特性要求，選擇工藝規范號和工藝序號，以便得到所需要的工藝和電學參數。

使用芯片結構技術[1-3]，得到其剖面結構，利用計算機和它所提供的軟件，描繪出對應于每一工序剖面，從而得到芯片制造的各個工序的結構。芯片制程由上述各個工序所組成，從而確定出深亞微米 BiCMOS[B] 制程剖面結構， 圖 2 為其示意圖。根據制程中各個工序可以描繪出能反映每次光刻顯影或刻蝕后的相對應平面結構。每一工序平面/剖面結構或制程完成后芯片結構都能直觀地顯示出制程中芯片表面﹑內部元器件以及互連的形成過程和結構的變化。

（1）襯底材料 P-epi/P+Si <100>，初始氧化（Init-Ox），光刻 BLN+ 埋層，腐蝕 SiO2 ，BLN+ 區氧化（BLN+-Ox）， 121Sb+ 注入，如圖 2-1 所示。

（2）注入退火，BLN+區推進/氧化（BLN+ -Ox），光刻 BLP+埋層， 腐蝕 SiO2 ， BLP+區氧化（BLP+-Ox），11B+ 注入，如圖 2-2 所示。

（3）注入退火，BLN+/BLP+ 埋層推進， 腐蝕凈 SiO2 ， P- 型薄層外延（P-EPI），預氧化（Pre-Ox），光刻 ret.NW， 31P+ 注入，腐蝕并殘留 SiO2， 如圖 2-3 所示。

（4）光刻 ret.PW，11B+ 注入，腐蝕并殘留 SiO2，如圖 2-4 所示。

（5）注入退火，ret.NW/ret.PW 推進/氧化，光刻DN 區，31P+ 注入，腐蝕并殘留 SiO2 ，如圖 2-5 所示。

（6）注入退火，DN 區推進/氧化，腐蝕凈 SiO2，基底氧化（Pad-Ox），Poly/Si3N4 淀積，光刻源區，刻蝕 Si3N4/Poly，如圖 2-6 所示。

（7）光刻 P 場區，APT.（防穿通）11B+ 深注入，11B+ 淺注入，如圖 2-7 所示。

（8）光刻 N 場區，75As+ 注入，如圖 2-8 所示。

（9）注入退火，場區氧化（F-Ox），光刻 Pb 基區，刻蝕 Si3N4/Poly，11B+ 注入，如圖 2-9 所示。

（10）光刻 Nb 基區，刻蝕 Si3N4/Poly，31P+ 注入，如圖 2-10 所示。

（11）注入退火，Pb/Nb基區推進/氧化，四層（SiON/Si3N4/Poly/SiO2）腐蝕，預柵氧化， 光刻 N 溝道區，APT.11B+ 深注入，49BF2+ 淺注入，如圖 2-11 所示。

（12）光刻 P 溝道區，APT.75As+ 深注入，75As+淺注入，如圖 2-12 所示。

（13）腐蝕預柵氧化層，注入退火，柵氧化（G-Ox），光刻埋孔（發射區），腐蝕 SiO2 ， 如圖 2-13 所顯示。

（14）Poly 淀積，Poly 電阻 75As+ 注入，注入退火，光刻 Poly，刻蝕 Poly/SiO2，如圖 2-14 所示。

（15）源漏氧化（S/D-Ox），光刻 NLDD 區，75As+ 注入（Poly 注入未標出），如圖 2-15 所示。

（16）光刻 PLDD 區，49BF2+ 注入（Poly 注入未標出），如圖 2-16 所示。

（17）注入退火，形成 SN-，SP- 區，Si3N4 淀積，刻蝕形成 Si3N4 側墻，源漏氧化（S/D-Ox），如圖 2-17所示。

（18）光刻 N+ 區，75As+ 注入（Poly 注入未標出），腐蝕 SiO2，如圖 2-18 所示。

（19）光刻 P+ 區，低能量 11B+ 注入（Poly 注入未標出），腐蝕 SiO2，如圖 2-19 所示。

（20）注入退火，形成 EN+，EP+，N+SN-，P+SP-，N+，P+ 區（圖中未標出 SN-，SP-），濺射 Ti， RAT 退火（1）/（2），形成TiSi2， TEOS/BPSG 淀積／致密， 如圖 2-20 所示。

（21）光刻接觸孔，刻蝕 BPSG/TEOS，如圖 2-21所示。

（22）濺射 Ti/TiN， RTA N2 退火，CVD W 淀積，刻蝕 W/TiN/Ti， 濺射金屬（Metal），光刻金屬， 刻蝕TiN/AlCu， 如圖 2-22 所示。

從深亞微米 BiCMOS[B] 制程和剖面結構可以看出，PMOS﹑縱向 NPN﹑橫向 PNP 都是在 N-Well 中制作， NMOS 和縱向 PNP 都是在 P-Well 中形成。該制程的主要特點如下。

（1）逆向雙阱區是由向 P-epi/P+ 型襯底生長 P 型外延層中分別擴散 N﹑P 型雜質而生成的，并形成隔離，即 Twin-Well 與 BLN+﹑BLP+ 相連。

（2）NPN 基區（Pb）接觸和 PNP 的發射區（橫向雙極型）的 P+ 摻雜同時，在 N-Well 中形成源區和漏區，以制得 PMOS。

（3）NPN 集電區和 PNP 基區（縱向雙極型）的接觸 N+ 摻雜同時，在 P-Well 中形成源區和漏區，以制得NMOS。

（4）為了獲得大電流下的低飽和壓降，采用高濃度的集電極深磷擴散，形成與 BLN+ 埋層相接的深磷區（DN）。

（5）利用摻雜 N+Poly 作 NPN 多晶硅發射極，形成 EN+ 淺結和小尺寸發射極。淺 Pb 基區中 Poly 砷的摻雜外擴散形成 NPN 的發射區，得到雙極晶體管高截止頻率。同樣，利用 P+Poly 作 PNP 多晶硅發射極，形成 EP+ 淺結和小尺寸發射極。

5 結語

制程中使用了 21 次掩模，各次光刻確定深亞微米BiCMOS[B] 芯片各層平面結構與橫向尺寸。工藝完成后確定了：芯片各層平面結構與橫向尺寸、剖面結構與縱向尺寸，硅中的雜質濃度﹑分布及其結深，電路功能和電氣性能等。芯片結構及其尺寸和硅中雜質濃度及其結深是制程的關鍵。它們不僅與雙極型下列參數相關。

（1）硅襯底材料電阻率﹑P 型薄外延層電阻率及其厚度 TP-EPI。

（2）BLN+，BLP+ 埋層結深 XjBLN+/XjBLP+ 及其薄層電阻 RSBLN+/RSBLP+。

（3）Pb/Nb 基區寬度 XjPb/XjNb 及其薄層電阻RSPb/RSNb。

（4）N+Poly/EN+，P+Poly/EP+ 發射區結深 XjEN+/XjEP+ 及其薄層電阻 RSEN+/RSEP+。

（5）與埋層相連的深磷區 DN 結深 XjDN 及其薄層電阻 RSDN。

（6）器件擊穿電壓 BUCEO/BUCBO﹑放大系數β以及截止頻率 f TP 等。

而且，與下列 CMOS 參數相關。

（1）硅襯底材料電阻率﹑P 型薄外延層電阻率及其厚度 TP-EPI。

（2）ret.N-Well，ret.P-Well 阱深度 Xjret.NW/Xjret.PW 及其薄層電阻 Rjret.NW/RSret.PW。

（3）各介質層和柵氧化層厚度 TF-Ox/TTEOS/TSi3N4/TG-Ox。

（4）N-Poly 電阻。

（5）有效溝道長度。

（6）N+SN-，P+SP- 源漏結深度 XjN+/XjP+ 及其薄層電阻 RSN+/RSP+。

（7）器件閾值電壓 UTN/UTP，UTFN/UTFP，源漏擊穿電壓 BUDSN/BUDSP 以及跨導等有關，如表 1 所示。

此外，雙極型與 CMOS 這些參數之間必須進行折衷并優化，以達到互相匹配。

通常 CMOS 電路的閂鎖現象，由 CMOS 阱結構內在的寄生的 PNP 和 NPN 雙極晶體管形成的一個 PNPN 閘流管存在而發生。

如果源/漏的任一個結瞬時正向偏壓（例如雜散噪聲，電壓過沖，靜電放電或在電源關閉之前施加信號電平輸入等的觸發），則引起正反饋，因為一個晶體管的集電極饋送至另一晶體管的基極，反之亦然。這就在 USS 和 UDD 之間引起維持的高電流流動，導致閂鎖條件。

為了抑制閂鎖，除使用重摻雜襯底以外，可采用的方法包括使用逆向阱，以降低阱電阻，并有效地減小垂直 PNP 和橫向 NPN 器件增益。由此，高能離子注入形成逆向阱。

制程完成后，先測試晶圓 PCM（表 1 中工藝和電學參數）數據，達到規范值后，才能測試芯片電氣特性。

參考文獻

[1] 潘桂忠，蔣培成，任琦，趙彭年.S1240專用MBLIC LSI[J].微電子學與計算機，1998（02）.

[2] 潘桂忠.CMOS 芯片結構與制造技術分析[J]，集成電路應用，2017，34（4）.

[3] 潘桂忠.MOS 集成電路結構與制造技術[M].上海科學技術出版社，2010-01.

[4] 潘桂忠.MOS 集成電路工藝與制造技術[M].上海科學技術出版社，2012-06.