近日，國際領先的定制化芯片（ASIC）設計方案提供商及DDR控制器和物理層IP供應商——燦芯半導體（上海）有限公司（以下簡稱“燦芯半導體”）對外宣布推出基于SMIC40LL工藝的第二代DDR低功耗物理層IP，該IP與第一代的低功耗DDR PHY相比面積減少20%，功耗減少37%，物理實現時間減少50%。

第二代DDR低功耗物理層IP采用先進的雙排IO結構，并采用了多項邏輯和物理的優(yōu)化手段，延遲線面積減少20%，減少了每個DQ/DQS的時延誤差， 消除了之前物理實現的蛇形走線及每個DQ上不同數目的或者不同推力的緩沖器等問題，進而提高了硅利用率，提高了DDR的速度，并且減少了功耗。

第二代DDR低功耗物理層IP具有如下特性：

■ 基于SMIC 40LL工藝

■ 支持DDR3/3L/3U/LPDDR3 1333Mbps，DDR2/LPDDR2 1066Mbps

■ 支持PHY evaluation training或者 software training模式

■ 支持RD DQS下降沿training模式

■ 支持AHB/APB3.0寄存器接口

“燦芯半導體具有10年的芯片設計經驗和豐富的DDR IP技術積累，燦芯的YouPHY-DDR IP覆蓋SMIC28HKMG、SMIC 40LL、SMIC 55LL、130nm等工藝， 20多顆含有燦芯DDR IP的芯片成功流片，涉及DTV、AP 、導航、SSD及NVDIMM等諸多應用領域，得到客戶的充分肯定，”燦芯半導體首席技術官莊志青說，“我們將不斷進行架構創(chuàng)新，提高服務質量，改進實現流程，從而為客戶提供更有競爭力的解決方案。”

據了解，燦芯半導體（上海）有限公司，是一家國際領先的定制化芯片（ASIC）設計方案提供商及DDR控制器和物理層IP供應商，定位于55nm/40nm/28nm以下的高端系統(tǒng)級芯片（SoC）設計服務與一站式交鑰匙（Turn-Key）服務。燦芯半導體為客戶提供從源代碼或網表到芯片成品的一站式服務，并致力于為客戶復雜的ASIC設計提供一個高性價比、低風險的完整的芯片整體解決方案。