我們一起來(lái)說(shuō)說(shuō)芯片設(shè)計(jì)制造什么的吧？貌似這個(gè)行當(dāng)最領(lǐng)先的技術(shù)已經(jīng)是被米國(guó)把持多年。做設(shè)計(jì)工具的主流公司cds，snps, mentor，做微機(jī)處理器的intel，amd，手機(jī)的qc，bc，做可編程器件的xilinx, altera,cypress,lattice，做模擬器件的ns，adi 以及各類電路的頂級(jí)公司，幾乎無(wú)例外的植根于那個(gè)萬(wàn)惡的美帝。只有少數(shù)分支行業(yè)被別人搶去風(fēng)頭，比如做存儲(chǔ)器的三星已經(jīng)超越美光，做外包生產(chǎn)的***幾個(gè)大廠占據(jù)了大部分份額，做嵌入處理器的arm是英國(guó)公司。在這些大佬攫取電子行業(yè)最大利潤(rùn)的同時(shí)，無(wú)數(shù)的創(chuàng)投小公司也在不斷涌現(xiàn)，妄圖分享一點(diǎn)。搞電子行業(yè)的畢業(yè)生如果學(xué)歷夠硬，本事到家，出了校門就踏入這樣企業(yè)，不僅起薪會(huì)是普通民企工程師的2-3倍，而且能有機(jī)會(huì)靠?jī)?nèi)部調(diào)動(dòng)到邪惡的對(duì)面生活，讓自己的后代跟各種二代們一起為解放全人類從小開始消耗敵對(duì)勢(shì)力的資源。這是許多連護(hù)照都不知道是啥的農(nóng)工父母費(fèi)勁畢生心血培養(yǎng)的理工科子女能實(shí)現(xiàn)的最高目標(biāo)。即使運(yùn)氣沒(méi)那么好，一直在國(guó)內(nèi)一線城市做普通工程師，也能在不奢求房子的前提下過(guò)個(gè)尚可的生活。

除了美帝的公司，剩下的就是歐日韓的公司了。歐洲的半導(dǎo)體廠，除了arm，其他的都是在走下坡路的，st，infineon，nxp都在不斷削減失去競(jìng)爭(zhēng)力的部門。分離出來(lái)的部門單獨(dú)成立的公司，似乎沒(méi)有一個(gè)過(guò)上好日子的。當(dāng)然如果有幸碰上這些公司還招聘，進(jìn)去混混也不錯(cuò)，至少會(huì)有個(gè)入職培訓(xùn)，可以出門看看藍(lán)天白云，鬼佬放假，自己也可以偷偷懶，爽一天是一天，哪天裁員或者關(guān)門了，也能撈到不少遣散費(fèi)。如果不是美國(guó)跟亞洲的工作狂這么多，他們這些歐洲懶鬼的生活，還是很讓人向往的，可惜好日子總會(huì)到頭的。

說(shuō)到半導(dǎo)體，不能不說(shuō)說(shuō)每次都被用來(lái)宣泄民族情緒的那個(gè)鄰居，在pc時(shí)代前，美帝在電子行業(yè)只是個(gè)小跟班，帶頭大哥是隔壁的鬼子，世界上大部分家用電器以及里邊的組件都是那里生產(chǎn)的。半導(dǎo)體產(chǎn)值是全球6成。所有大的集團(tuán)，基本都有半導(dǎo)體部門，日立，三菱，松下，三洋，索尼等等的產(chǎn)品線，幾乎覆蓋所有強(qiáng)弱電領(lǐng)域。現(xiàn)在這些公司雖然也還有幾項(xiàng)絕活，但是對(duì)時(shí)代變革反應(yīng)慢了一拍，只能交出老大的位置了。現(xiàn)在他們想再線當(dāng)年的風(fēng)光，恐怕是沒(méi)可能了。鑒于現(xiàn)在那個(gè)倒霉國(guó)家又被用來(lái)當(dāng)撒氣筒，估計(jì)這些公司近期也會(huì)更慘淡。至于在這些公司就職，相比歐美的，可能舒適度跟薪水略差一點(diǎn)，但還算是亞洲公司里最好的，只不過(guò)要擔(dān)心革命青年來(lái)革自己的命，當(dāng)然也可能下次找人撒氣會(huì)找其他倒霉蛋，貌似以前法國(guó)也被當(dāng)過(guò)撒氣筒吧，老夫健忘，請(qǐng)指正。

韓國(guó)的就一個(gè)三星，以前還有個(gè)現(xiàn)代是這個(gè)行當(dāng)?shù)模瑢?duì)高麗棒子沒(méi)多少了解，只關(guān)心他們誰(shuí)的臉整的邪乎，哈哈

前面講了點(diǎn)電路制造的格局，要把這些東西做出來(lái)，還需要設(shè)備的支持。就像現(xiàn)在做汽車的廠家不少，但是能生產(chǎn)焊接機(jī)器人的公司沒(méi)幾個(gè)一樣，國(guó)內(nèi)，包括蔣匪區(qū)雖然有些大型芯片制造廠，但是主流生產(chǎn)設(shè)備，像是光刻，刻蝕，外延，注入，測(cè)試封裝等前后端生產(chǎn)設(shè)備，基本被美日荷蘭壟斷。

美國(guó)的那個(gè)應(yīng)用材料公司，占據(jù)了刻蝕，外延，注入等工序所需設(shè)備材料的大部分份額，也是長(zhǎng)期的行業(yè)老大，做光刻機(jī)的三個(gè)大廠，兩個(gè)是兼做照相機(jī)隔壁鬼子，一個(gè)是荷蘭的，測(cè)試機(jī)臺(tái)也都是鬼子的Teradyne和Advan，當(dāng)然agilent也有幾個(gè)在用。

我對(duì)這些設(shè)備完全是外行了，但是只要是做過(guò)測(cè)試程序，到機(jī)臺(tái)上調(diào)過(guò)芯片批量測(cè)試的都會(huì)有印象，那里的機(jī)器都按小時(shí)收費(fèi)，一小時(shí)的機(jī)器費(fèi)用定的上一個(gè)人幾個(gè)星期工資了。測(cè)試設(shè)備還算是這些東西里邊的低檔貨，可見(jiàn)其他設(shè)備得是個(gè)什么價(jià)值了。

這個(gè)設(shè)備生產(chǎn)可以說(shuō)是電子行業(yè)里邊唯一的暴利行業(yè)了。不過(guò)暴利總有他存在的依據(jù)，要倒騰出這種玩意，光靠編幾個(gè)代碼，畫幾個(gè)連線，擰幾個(gè)螺絲是完全沒(méi)戲的。這些東西里邊匯集了很多物理類基礎(chǔ)科學(xué)的新應(yīng)用，只想著賺錢心浮氣躁的群體是絕無(wú)可能搞出這種玩意的。看看現(xiàn)在大學(xué)里搞應(yīng)用類專業(yè)的都肥的冒油，搞基礎(chǔ)科學(xué)的都苦逼挨餓，學(xué)這種苦行僧專業(yè)的學(xué)生要末投靠敵對(duì)勢(shì)力，要末只能被迫轉(zhuǎn)行。就知道在這種需要真正前沿科技的行業(yè)里，我們有多大差距。當(dāng)然現(xiàn)在國(guó)內(nèi)也有國(guó)資性質(zhì)的廠在研制這些玩意，不過(guò)貌似還不能配到高端生產(chǎn)線上吧。

這類公司在中國(guó)基本是沒(méi)什么開發(fā)中心和制造廠的，這是他們留著勒索我們的老本，這個(gè)如果被我們也山寨來(lái)了，他們就徹底要退出整個(gè)行業(yè)了。當(dāng)然他們?cè)谶@里會(huì)招點(diǎn)銷售，技術(shù)支持啥的，我沒(méi)有什么熟人有幸混這個(gè)行業(yè)，有見(jiàn)識(shí)的可以來(lái)講講。

我只記得上學(xué)的時(shí)候有個(gè)美國(guó)公司到學(xué)校招大3學(xué)生去做培訓(xùn)生，說(shuō)培訓(xùn)2年跟著設(shè)備賣回來(lái)，唯一要求是托福630分，可惜我們那里的土包子沒(méi)有符合這個(gè)要求的。現(xiàn)在看要是早些年努力一把，也許當(dāng)個(gè)幾千萬(wàn)美金機(jī)器的維修工，應(yīng)該會(huì)比當(dāng)個(gè)什么芯片工程師混的好些。

下面來(lái)講講電路設(shè)計(jì)公司里邊各個(gè)角色的分工以及可能的職業(yè)命運(yùn)

先講講國(guó)內(nèi)集成電路設(shè)計(jì)公司里需求最普遍的數(shù)字電路工程師了

為了明了，先拿一個(gè)招聘啟事來(lái)說(shuō)事。

Senior ASIC Design Engineer

Responsibilities:
Work with a team of hardware and software engineers to define the high-level architecture
Share in definition of micro architecture of next generation ASIC
Own RTL design for portions of the chip, contribute to Design Verification and Synthesis
Active role in Static Timing analysis, floor-planning, IP selection and all aspects of ASIC implementation
System level validation in FPGA environment, device and system bring up and qualification

Qualifications:
10+ years of experience in high-performance design / micro-architecture
10+ years of experience in Verilog RTL development experience in a CPU/SOC and ASIC environment
Must have a strong background in all aspects of ASIC implementation, especially with Synthesis flow, Static Timing Analysis, Floor-planning and I/O ring design
Understanding of L2 Ethernet switching protocols (VLAN, Broadcast/Multicast), PCI Express and Storage protocols are desired
Experience with FPGA implementation flows is a plus
Strong problem solving and debugging skills
Experience with silicon and system bring up
Excellent communication skills
Candidate will likely have an MS EE with 10+ years of experience

可以看到這個(gè)是招聘高級(jí)工程師的廣告，這里比較清楚的定義了一般數(shù)字電路工程師要做的事情，包括系統(tǒng)層次的軟硬件劃分，模塊定義，IP核選用，HDL代碼編寫，驗(yàn)證，綜合，時(shí)序分析，系統(tǒng)原型驗(yàn)證等龐雜的事物，當(dāng)然這是對(duì)帶頭大哥的要求，剛進(jìn)門的小弟，一般都是從其中的一樣開始做起。招收的初級(jí)工程師，一般只要求會(huì)些HDL代碼，會(huì)幾種總線協(xié)議，懂一點(diǎn)算法知識(shí)，能把確定了算法功能的模塊用HDL代碼寫出來(lái)，做簡(jiǎn)單的仿真。

日常工作中，邏輯設(shè)計(jì)工程師需要打交道最多的，就是HDL文本編輯器跟邏輯仿真器，當(dāng)然還要寫相關(guān)的文檔，需要配合工作最多的人，除了領(lǐng)頭的大哥，就是負(fù)責(zé)算法設(shè)計(jì)的人和負(fù)責(zé)驗(yàn)證的人。單純的模塊邏輯設(shè)計(jì)，可以說(shuō)是集成電路設(shè)計(jì)環(huán)節(jié)中門檻最低的一個(gè)，基本上有門級(jí)數(shù)字電路知識(shí)，會(huì)寫Verilog，能看懂英語(yǔ)，就可以勞動(dòng)了。所以這個(gè)隊(duì)伍里，會(huì)有一些連pn節(jié)是啥都不清楚的人做，而且完全能夠勝任。

這個(gè)工作干一段時(shí)間，基本感覺(jué)就是一部翻譯機(jī)，把matlab或者C代碼翻成Hdl，然后掛在總線上，想工作上有些突破，無(wú)非就是再接觸一些系統(tǒng)層面的或者物理實(shí)現(xiàn)以及dft的東西，向前面所說(shuō)高級(jí)工程師發(fā)展，或者有人憑著熟練的編碼去轉(zhuǎn)行做FPGA開發(fā)，然后變身應(yīng)用工程師以及銷售，當(dāng)然也有極少人變成倒賣EDA工具的販子。基本來(lái)說(shuō)這個(gè)工作需要2-3年就可以完全熟練，之后就是高產(chǎn)操作員了。一般公司開的職位工資從畢業(yè)生到高級(jí)工，在6-20k之間。當(dāng)然領(lǐng)導(dǎo)級(jí)的不在此列。

對(duì)于還在夢(mèng)想進(jìn)入這個(gè)職業(yè)的人，可以熟悉一下技能跟工具。

Verilog VHDL編碼
linux基本操作，emacs，gvim編輯器使用
questasim，incisive，vcs仿真器使用
perl，tcl腳本語(yǔ)言

各種總線協(xié)議，音視頻通信算法大體了解，ARM/MIPS處理器基本知識(shí)

再來(lái)看看邏輯綜合工程師的工作，以下是工作描述以及入職要求。

Job Requirements and Qualification

You must have a BSEE or MSEE with at least 5+ years of applicable experience. Demonstrate successful results for multiple ASIC programs, is required. Strong written / verbal communication skills are a must, as you will be working, influencing and collaborating with teams in distributed locations. You will need to be very organized with solid understanding of Synopsys andCadence design tools and flows.

Minimum Requirements:
SOC level Synthesis / STA.
Experienced with Verilog/VHDL digital design
Hands on experience with constraints development
Hands on experience with Synopsys design compiler and ICC
SoC implementation experience such as full chip level synthesis Pre-P&R timing closure
Hands on experience with Spyglass rule checking, netlist equivalence checking, and gate-level simulations
Experience with various synthesis options to optimize the power of the Design.
Work with Place and Route peers for timing closure
Good Knowledge of Static Timing Analysis and Place and Route.
Familiarity with various interface technologies including MIPI, USB, I2C, GPIO, DDR etc
Familiarity with ASIC design flows for deep sub micron technologies
Familiarity with FPGA design flow is plus

Preferred Requirements:
Familiarity with image processing is a strong plus

Responsibilities
In this role, the candidate will work with designers and understand the complexity of the blocks and interfaces. A candidate will work with the ASIC design team and will participate in the development of netlist generation from synthesis. A candidate will also supportthe design team to do simulations .

Responsibilities include: reading the RTL code. Generating chip level timing constraints. Validating the RTL inputs.Analyzing the power for the design and optimizing for speed/area/power.Understand and drive the pre-synthesis chip-level timing to ensure that synthesis and layout level timing and other specifications can be achieved.

Support chip level verification and physical design timing closure.

這個(gè)工作只有一個(gè)目的，就是把HDL代碼變成網(wǎng)表，這個(gè)對(duì)于做FPGA來(lái)說(shuō)大多時(shí)候就是按一下就自動(dòng)生成了，對(duì)芯片這事做起來(lái)并不像說(shuō)的這么輕松，首先要清晰了解整個(gè)芯片的時(shí)鐘復(fù)位電源系統(tǒng)，寫出約束文件，把HDL代碼用工具轉(zhuǎn)換為netlist，并且分析時(shí)序報(bào)告，比較網(wǎng)表與代碼的邏輯一致性，有些dft插入工作也要在這里完成。這個(gè)工作除了要求熟悉電路本身的結(jié)構(gòu)外，主要要求對(duì)綜合工具有深入了解，并對(duì)選用的工藝熟悉。不同的綜合策略，得出的網(wǎng)表結(jié)果跟所費(fèi)時(shí)間是有差異的，許多年來(lái)DC一直是首選工具，每出一個(gè)新版本，綜合工程師都要看看有什么新搞法。這個(gè)職位雖然需要寫的代碼沒(méi)有邏輯設(shè)計(jì)驗(yàn)證那么多，但是一般的設(shè)計(jì)都要來(lái)回綜合很多次，大芯片每次所費(fèi)時(shí)間又長(zhǎng)，等待的也是很讓人痛苦。這個(gè)工作需要打交道最多的人是邏輯設(shè)計(jì)人員跟物理設(shè)計(jì)人員。

這個(gè)職位相對(duì)來(lái)說(shuō)屬于整個(gè)數(shù)字流程中要求比較高的崗位，除了對(duì)工具的熟悉，一般也要求熟練使用腳本語(yǔ)言。這個(gè)崗位基本不會(huì)招收剛畢業(yè)的學(xué)生，大部分是公司內(nèi)部做邏輯設(shè)計(jì)的人自學(xué)一下然后轉(zhuǎn)崗專門搞這個(gè)，一般國(guó)內(nèi)公司里邊專業(yè)做綜合的人數(shù)量很少，所以這些人跳槽的話公司都會(huì)加錢留住，當(dāng)然這些人的責(zé)任也是重大的，如果芯片掛了，這些人是沒(méi)法再老板那里交差的。這個(gè)崗位基本招聘的都是有些資歷的工程師，一般工資都在15k以上。

當(dāng)然這個(gè)職位想轉(zhuǎn)行就比較難點(diǎn)，一般都是混時(shí)間久了變成公司的臺(tái)柱子之一，或者去賣DC，不過(guò)貌似國(guó)內(nèi)做DC使用培訓(xùn)銷售的就那么幾個(gè)人吧，不同城市的設(shè)計(jì)服務(wù)中心講課的都是那個(gè)面孔。