所有芯片的設(shè)計跟普通的產(chǎn)品一樣，需有一個標(biāo)準(zhǔn)規(guī)范化的流程(flow)。然后工程師們按照流程，運行和調(diào)試參數(shù)來得到一個合格的結(jié)果。

隨著EDA軟件的不斷發(fā)展，新的技術(shù)不斷涌現(xiàn)，flow的選擇性也呈現(xiàn)出多元化的趨勢。所以了解新知識，新技術(shù)對于我們來說，是相當(dāng)有必要的。

從設(shè)計的大方向上講，flow分為傳統(tǒng)的展平式設(shè)計(flat flow)和層次化設(shè)計(hierarchical flow)。展平式設(shè)計是集成電路設(shè)計中最基本的一種方法，芯片在全局范圍內(nèi)進行優(yōu)化，通過布局繞線實現(xiàn)物理設(shè)計，提取RC參數(shù)進行時序分析，最后產(chǎn)生GDSII文檔完成全部過程。簡單的可以參考如下flat flow示意圖：

展平式設(shè)計通常能取得更好的時序結(jié)果，但是卻要花費極長的設(shè)計周期。隨著電子技術(shù)的極速發(fā)展，單個芯片上的邏輯單元已經(jīng)從幾萬們增加到幾千萬門，甚至幾億門。這對EDA工具，工程師，甚至計算機硬件都是一個極大的挑戰(zhàn)。這時候就產(chǎn)生了層次化設(shè)計方案（hierarchical flow，簡稱Hier flow)。

層次化設(shè)計是指對一個普通設(shè)計，在邏輯上定義出層次化器件（hinst），在物理上給予層次化器件一個物理約束（physical constraint），然后將具有物理約束的層次化器件定義為一個劃分（partition），再將各個劃分切出整個設(shè)計，剩下的部分保存為頂層設(shè)計（top），而各個劃分則單獨保存，對于頂層而言，切出去的劃分視為黑盒（black box），而對于單個劃分而言，在做分塊實現(xiàn)（blockimplementation）的時候則視為片級設(shè)計（chip level design）。在完成分塊實現(xiàn)以及頂層實現(xiàn)（top implementation）之后，最后將各個劃分合并（assemble）到一起，完成全芯片（full chip）的簽收（sign off）。簡單的示意圖如下所示：

層次化設(shè)計的方案的最大優(yōu)點是它將很大的設(shè)計化成多個小設(shè)計，如果有時序問題可能存在于個別模塊，再去重點解決，則復(fù)雜性變小，而且是局部的。同時，每個工程師分擔(dān)的工作量也變小，完成設(shè)計的周期會縮短，從而加快了設(shè)計收斂。

當(dāng)然，層次化設(shè)計也有許多不可避免的缺陷，最突出就是來源于時序預(yù)估時產(chǎn)生的誤差。這種誤差往往使得做劃分的物理實現(xiàn)時，時序難以收斂。或者盡管劃分滿足時序收斂條件，在全芯片合并后，會發(fā)現(xiàn)一些時序路徑又會變得極差無比。在手工ECO無效時，這種情況可能需要重做時序預(yù)估和劃分的物理實現(xiàn)，最壞可能導(dǎo)致重新調(diào)整布圖規(guī)劃的風(fēng)險。為了解決這些問題，傳統(tǒng)的層次化設(shè)計方法也提出了許多更為先進的設(shè)計理念來提高時序精度，這些方法應(yīng)用于層次化設(shè)計中的各個步驟中。從時序收斂的角度，展平化設(shè)計要比層次化設(shè)計精準(zhǔn)很多。所以當(dāng)設(shè)計的規(guī)模沒有達(dá)到無法采用展平的設(shè)計方法完成時，設(shè)計者會偏向采用展平的設(shè)計方法來實施。