0 引言

隨著電子信息產業、數字技術的蓬勃發展和IC制造工藝方面的快速發展，在信息數字化的大背景下，DAC有著良好的市場環境，比如在手機制造、無線網絡等領域。因此，在更新速率和穩定性以及功耗方面有著良好性能的DAC將會有更好的市場前景。由于工藝技術到今天已經進入納米級階段，所以DAC的研制在工作速度和功耗性能上都有大幅度的提高[1]。而想要獲得一個高性能的DAC，除了工藝制造技術以外，關鍵還在于帶隙基準源的穩定性等方面。由于帶隙基準源的低溫度系數的特性，被廣泛應用于模擬和混和信號電路系統中，所以基準電壓源產生的參考電壓聯系著模擬信號和數字信號。如果基準電壓產生了+1%誤差，則DAC模擬輸出增加1%，原因為DAC產生的模擬輸出與基準電壓和輸入數字量的乘積成正比[2]。所以，基準源的精度指標必須好于DAC設計精度指標。為此設計一種功耗低、溫度系數低和電源抑制比較高的電壓基準源是有必要的。而為提高基準源的性能，減小誤差技術成為關鍵[3]。在降低功耗上，提出利用所有MOS管都工作在亞閾值狀態，從而實現低功耗[4]。還提出利用MOS管在不同工作區域的不同導電特性，設計了一種全MOS結構的電壓基準源[5]，雖然在低功耗方面基準源的性能有了很大的提升，但是在電源抑制特性方面都有待做出調整和改進。在提高電源電壓抑制比方面，提出利用帶隙電壓基本原理，結合自偏置電流鏡以及適當的啟動電路，獲得一個高電源抑制比的電壓基準電路[6]。還提出綜合考慮設計電路，消除傳統帶隙基準電壓源中運放的失調電壓及電壓抑制比對基準源指標的限制[7]，其仿真結果顯示在電路性能上依然有著提升的空間。

在綜合上述提高帶隙基準電壓源性能的方法、優缺點和DAC的實際應用需求后，本文采用40 nm CMOS工藝，在傳統的設計原理基礎上，為了得到更加穩定的PTAT電流，利用了負反饋原理和基本電流鏡等工作機理，同時采用了呈等比例的電阻值設計，來提高電路的穩定性。版圖設計中，為了減小MOS管的失配性和版圖面積，用電阻代替了電流鏡結構的自偏置，使得電路結構更簡單，實用性更強。

1 帶隙基準源的基本設計原理

傳統的帶隙基準源的基本設計原理是利用運算放大器正負兩輸入端靜態工作點相同的特性，還同時利用雙極性晶體管VBE具有負溫度系數和處在不同的集電極電流下工作的兩個雙極性晶體管的ΔVBE具有正溫度系數的特性，通過調節電阻值的大小來完成一個帶隙基準電壓源的設計[8]。基于40 nm CMOS工藝，設計了一種高穩定性的帶隙基準電壓源電路。圖1為帶隙基準電壓源的實際電路。

1.1 基準核心電路圖分析

如圖1所示，可以看出此設計的整體架構，在有電源電壓和有效的使能信號提供時，且在整個帶隙基準電壓源正常工作的情況下，利用文獻[9]中的公式進行電路分析。其中電阻R1上的壓降為：

由于BJT晶體管的VBE(Q1)具有負的溫度系數，在當VBE(Q1)約為750 mV，T為300 K時大約負溫度系數為-1.5 mV/K；而ΔVBE具有正的溫度系數，在室溫時大約為+0.087 mV/℃，所以通過適當地選取R1和R2的電阻值，可以使兩項之和達到零溫度系數，從而得到溫度特性較好的基準電壓：

1.2 啟動電路分析

如圖1所示，輸入電源電壓VDD為2.5 V時，當EN為低電平時，nEN為高電平，則ENA為低電平。MOS管P9關斷即運放電路無偏置電流提供，并且由于MOS管N3、N4開啟，導致N5、N6被地線短路即整個運放電路處于不工作狀態。由于P3開啟，fb(feedback)信號被上拉到VDD，即為高電平，P11為開啟狀態，P10由于nEN為高電平則為關斷，N2為開啟狀態，VDD和VSS未短路。由于N1的柵極輸入為nEN則開啟將Vref下拉到VSS，所以輸出電壓為低電平，運放和V+、V-提供電路均不工作，所以偏置電流源和基準核心關斷。當EN為高電平時，nEN為低電平，則ENA為高電平。MOS管P9開啟，允許電流流進放大器。當電流穩定后，通過電阻R3啟動運放電路。同時N3、N4、P3關斷，則基準核心電路可以正常工作。MOS管N1為關斷狀態，允許正常Vref輸出。若en_vbg、envbg_z使得傳輸門模塊處于關閉狀態，則即使Vref有正常輸出值，最終的輸出信號vbg亦為低電平電壓值。啟動電路增加了電路自身的穩定性和容錯性；對于DAC的功耗降低，亦有一定的幫助作用。

1.3 OPAMP實際電路圖分析

如圖1中所示的OPAMP實際電路，其在正常工作時，處于深度負反饋狀態，也就是將其正負兩端輸入電壓鉗制在相同的電位上，在帶隙基準電壓源中就是充分利用運算放大器的這一特性來實現與溫度無關的帶隙電壓輸出[9]。此為一種典型的兩級運放的電路結構，P5、P6和N5、N6以及P9、R3組成第一級，N7、N8和P7、P8MOS管組成第二級。其中P9、N3和N4為開關管，控制此兩級運放的工作狀態，當P9開啟時，偏置電流通過電阻R3產生。N3、N5處于關斷狀態運放可正常工作。當輸入端口VDD為2.5 V時，經測試差分運放的增益為67.8 dB，滿足設計要求。

2 仿真結果和版圖

2.1 版圖和后仿真結果分析

實際電路和版圖及其前后仿真均基于40 nm的CMOS工藝，利用cadence對電路進行仿真。首先針對不同的測試參數搭建不同的測試電路，再利用Spectre軟件進行仿真[10]，將傳輸門的兩個時鐘控制信號en_vbg、envbg_z分別設為低電平和高電平使得傳輸門為開啟狀態，將使能信號EN設為低電平，即可讓運放和PTAT模塊能夠正常工作。電源電壓VDD輸入為2.5 V，VSS輸入為0 V，經測試在各個模塊都正常工作的情況下，電流為156.74 μA，輸出電壓為1.184 V；啟動時間為0.5 μs。

從圖2中可以看出電源電壓為2.5 μV，溫度在-15 ℃～75 ℃范圍內線性變化輸出電壓隨溫度的變化曲線。由仿真結果得到的數據經計算得后仿真溫度漂移系數為8.7×10-5/℃。

從圖3中可以看出在溫度為室溫下，在低頻時PSRR為-85 dB，結果顯示帶隙基準電壓源有良好的電壓抑制特性。

根據40 nm工藝的設計規則，繪制了如圖4所示的版圖，對于溝道較寬的MOS管采用了叉指結構繪制，以期減小由于工藝限制對電路性能的影響；對于差分運放的版圖繪制，為了減小其輸入失調電壓，整體呈對稱結構；為了得到更好的匹配，對9個雙極性晶體管的布局做了調整，并且在一些器件的四周加了虛擬MOS管。

2.2 與其他文獻參數對比及分析

從表1可以看出本文與各參考文獻對比的優缺點，本文在溫度穩定性方面的缺點尤為明顯，還存在著諸多問題，確實有待改進電路中的正溫度系數和負溫度系數的權值，在電源抑制特性上具有一定的參考價值的。

3 結論

本文根據基準源的精度必須好于DAC設計精度指標。利用負反饋和基本電流鏡等原理，合理設計電路的情況下得到了穩定的PTAT電流，并根據帶隙基準電壓源的設計原理得到一個高精度和快速啟動的CMOS帶隙基準電壓。同時，在版圖面積和電路性能方面，在滿足DAC指標要求的情況下，以盡力減小MOS管的使用個數，以減少版圖中寄生參數的產生，如省去了用于產生自偏置電流的MOS管。最終，得到了一款參考輸出電壓為1.184 V，啟動時間為0.5 μs，電源電壓抑制比為-85 dB，版圖面積為7531.9 μm2，并且能夠集成于高速DAC芯片內部的帶隙基準電壓源。此帶隙基準源被一種高速、高分辨率的DA轉換器應用。