跳頻通信技術(shù)是一種擴頻技術(shù)，也是最常用的一種擴頻抗干擾技術(shù)，通過載波頻率在一定的范圍內(nèi)按某種序列進行跳變，使信號頻譜得以擴展，以抑制信道中的干擾。跳頻頻率合成器是實現(xiàn)跳頻通信的核心部件，它直接關(guān)系到跳頻通信的性能，其主要指標(biāo)有相位噪聲、鎖定時間、跳頻帶寬、頻率數(shù)目等，其中又以相位噪聲和鎖定時間最重要，他們直接關(guān)系到跳頻系統(tǒng)通信質(zhì)量和抗干擾能力。

1 鎖相環(huán)頻合器相位噪聲的分析

1.1 鎖相環(huán)(PLL)頻合器各功能部件相位噪聲的估算

PLL頻合器各功能部件對相位噪聲均有貢獻。分析和估算各部件對總相位噪聲影響的方法是利用鎖相環(huán)線性時不變模型，把各個功能塊看成無噪聲，并將噪聲信號加到PLL各功能塊的求和節(jié)點，如圖1所示。假定各噪聲源是獨立的，先求出每一部件在輸出端的相位噪聲，再利用疊加法確定PLL頻合器輸出端總的相位噪聲，且在求某一噪聲源影響時，令其他噪聲源輸出為零。各部件在輸出端相位噪聲是通過各自的傳遞函數(shù)來求得的。如設(shè)某一相位噪聲源為φnX，輸出相位噪聲為φo(s)，則φnX到輸出端的傳遞函數(shù)為：

1.2 PLL頻合器相位噪聲仿真

我們利用ADS仿真軟件，驗證上述分析得出的結(jié)論。采用電荷泵三階無源環(huán)路濾波器，設(shè)定電路的原始參數(shù)為環(huán)路帶寬10 kHz，Kd=1／10π，Ko=1 MHz／V，分頻比為1 000。為了分析環(huán)路參數(shù)變化對輸出相位噪聲的影響，首先根據(jù)原始數(shù)據(jù)進行仿真，然后分別改變其中的某一參數(shù)，仿真變參數(shù)后對系統(tǒng)輸出的影響。

仿真電路如圖2所示，仿真結(jié)果見圖3，圖中設(shè)頻標(biāo)m1～m7，分別對應(yīng)頻率1 Hz，100 Hz，1 kHz，100 kHz，1 MHz和10 MHz。

仿真結(jié)果中變參數(shù)數(shù)據(jù)與原始數(shù)據(jù)比較：在環(huán)路帶寬內(nèi)(頻標(biāo)m1～m3)，N的增加增大了相位噪聲，Kd的增加減少了m2～m3處的相噪，而Ko的增加對帶內(nèi)的相噪影響不大；在環(huán)路帶寬外，Ko的增加增大了m4～m6處的相噪，Kd和N的增加對相位噪聲沒什么影響(m4～m7處)；環(huán)路帶寬fc增加一倍，則增加了m4～m7的相噪，而fc減少一倍，則減少了m4～m6處的相噪。

2 鎖相環(huán)頻合器鎖定時間的分析

鎖定時間與環(huán)路帶寬成反比，帶寬越大，鎖定時間越短，系統(tǒng)跟蹤性能越好。分析鎖定時間，首先要得出環(huán)路濾波器的傳遞函數(shù)。對于圖2中電荷泵三階無源環(huán)路濾波器，其傳遞函數(shù)形式為：

3 S波段寬帶快速跳頻頻合器的實現(xiàn)

3.1 技術(shù)指標(biāo)及方案選擇

跳頻頻合器主要技術(shù)指標(biāo)：輸出頻段S波段，頻帶范圍500 MHz；頻率轉(zhuǎn)換時間<120μs；相位噪聲在偏離載波1 kHz，10 kHz，100 kHz處分別小于-70 dBc／Hz，-80 dBc／Hz，-90 dBc／Hz。

我們采用了DDS分頻的PLL組合頻率合成器技術(shù)方案，選用ADI公司的AD9956芯片，該芯片集成了DDS與PLL兩部分，DDS作為頻合器中的分頻器，內(nèi)部時鐘頻率可達(dá)400 MSPS，14位的D／A轉(zhuǎn)換器，48位的頻率調(diào)制字，PLL RF分頻器輸入頻率范圍1～2700 MHz，設(shè)計方案見圖4。

3.2 頻合器相位噪聲及鎖定時間可行性論證

3.2.1 輸出總相位噪聲可行性的分析

由PLL頻合器基本工作原理可知，頻合器環(huán)路帶寬內(nèi)相位噪聲與基準(zhǔn)頻率源、鑒頻鑒相器噪聲基底、分頻器輸出信號有關(guān)，而帶外的相噪與VCO有關(guān)。

AD9956芯片的相位噪聲來自鑒頻鑒相器噪聲基底和DAC輸出的相位噪聲，這里DAC輸出信號為PLL頻合器分頻器的輸出信號。AD9956的鑒頻鑒相器噪聲基底在工作頻率為50 kHz，2 MHz，100 MHz，200 MHz時分別為-149 dBc／Hz，-133 dBc／Hz，-116 dBc／Hz，-113 dBc／Hz；AD9956中DAC輸出頻率為51.84 MHz時，偏離載波10 Hz，100 Hz，1 kHz，100 kHz，>1 MHz處的相位噪聲分別為-119 dBc／Hz，-125 dBc／Hz，-132 dBc／Hz，-142 dBc／Hz，-150 dBc／Hz，-155 dBc／Hz。由于DAC具有低相位噪聲性能，基準(zhǔn)頻率源通常又采用穩(wěn)定度高、相位噪聲低的晶振，所以頻合器帶內(nèi)相位噪聲主要取決于AD9956中鑒頻鑒相器的噪聲基底，其理論計算值由下式得到：

式中[?]表示對數(shù)值，N為系統(tǒng)的分頻比，[LPFD]為所使用鑒相頻率噪聲基底的分貝數(shù)。設(shè)鑒相頻率為25 MHz，可推算噪聲基底-122 dBc／Hz，設(shè)N=92，因此由式(10)得帶內(nèi)相位噪聲為：

根據(jù)理論計算值，如選擇合適的環(huán)路帶寬是能滿足指標(biāo)要求的，但由于頻率高、頻帶寬，且要考慮獲得快速鎖定的大環(huán)路帶寬，因此滿足指標(biāo)的相位噪聲富裕量不大，在器件選擇、PCB設(shè)計時要周密考慮，盡量達(dá)到理論計算值。

3.2.2 跳頻鎖定時間可行性分析

跳頻鎖定時間的估算包括DDS的頻率轉(zhuǎn)換時間、PLL轉(zhuǎn)換時間以及控制電路的轉(zhuǎn)換時間。DDS的頻率跳變時間與PLL轉(zhuǎn)換時間和控制電路轉(zhuǎn)換時間比起來要小得多，因此可以忽略。

PLL頻率轉(zhuǎn)換時間與環(huán)路狀態(tài)有關(guān)。采用電荷泵三階無源環(huán)路濾波器，設(shè)環(huán)路帶寬fc=100 kHz、頻率容忍度ε=500 kHz，利用式(9)可得跳頻間隔500 MHz時的頻率轉(zhuǎn)換時間為28μs。

AD9956的狀態(tài)和頻率控制字采用串行方式輸入，要對32 b功能控制寄存器CFR1、40 b功能控制寄存器CFR2、64 b頻率控制寄存器PCR0和各自的8 b地址信息，總共寫入160 b的有用信息。為了減小系統(tǒng)復(fù)雜度，使用單片機產(chǎn)生的時鐘，在每次對AD9956寫入1 b有用信息時，需要三個周期的時鐘控制，160 b有用信息就需480個時鐘周期，計算頻率控制字和單片機控制需要40個時鐘周期，合起來一次跳頻控制需要520個時鐘周期。如單片機采用8 MHz晶振作為時鐘，控制電路的轉(zhuǎn)換時間為：

如果提高時鐘頻率，可進一步減小控制電路的轉(zhuǎn)換時間。因此合理的選擇環(huán)路中有關(guān)參數(shù)，鎖定時間是能達(dá)到指標(biāo)要求的。

3.3 測試結(jié)果

相位噪聲的測試結(jié)果：在工作頻率范圍內(nèi)，偏離載波1 kHz，10 kHz，100 kHz時的相位噪聲分別小于-73 dBc／Hz，-81dBc／Hz和-93 dBc／Hz，且整個輸出頻帶內(nèi)雜散輸出均小于-70 dBc。圖5(a)，圖5(b)分別示出了f0=1 800 MHz，f0=2 300 MHz時的相位噪聲測試頻譜圖，從圖5(b)可看出在1 000 MHz的頻率范圍內(nèi)對雜散的抑制很好。

頻率鎖定時間測試結(jié)果：工作頻率范圍內(nèi)最大的頻率跳變(500 MHz)鎖定時間為110 μs，表2示出了測試結(jié)果。圖5(c)，圖5(d)分別示出了頻率跳變范圍為1 880～1 980 MHz，1 800～2 300 MHz VCO測量電壓的變化曲線。

4 結(jié)語

跳頻頻率合成器設(shè)計和制作的重點之一是要解決頻率捷變快速鎖定的問題，文章對鎖相環(huán)頻合器的相位噪聲和鎖定時間進行了分析，并進行了仿真；采用基于DDS分?jǐn)?shù)分頻的鎖相環(huán)頻合器方案，實現(xiàn)了S波段寬帶跳頻頻合器。試驗結(jié)果表明，采用該方案的頻率合成器頻率轉(zhuǎn)換速度快、相噪低、頻譜純度高，同時滿足低功耗、小型化要求，驗證了該方案的合理性和實用性。