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基于FPGA的DDS芯片實現雷達線性調頻信號系統的設計

電子設計 ? 來源:郭婷 ? 作者:電子設計 ? 2019-05-03 09:06 ? 次閱讀

線性調頻信號可以獲得較大的壓縮比,有著良好的距離分辨率和徑向速度分辨率,所以線性調頻信號作為雷達系統中一種常用的脈沖壓縮信號,已經廣泛應用于高分辨率雷達領域。直接數字頻率合成(Digital DirectFrequency Synthesis,DDS)技術是解決這一問題的最好辦法。在雷達系統中采用DDS技術可以靈活地產生不同載波頻率、不同脈沖寬度以及不同脈沖重復頻率等參數構成的信號,為雷達系統的設計者提供了全新的思路。

1設計思路

利用專用DDS芯片是目前比較流行的信號產生方法。專用DDS芯片把所有功能集中在一塊芯片上,需要設計者以此為平臺進行開發。而基于FPGA的DDS軟件編程則根據DDS技術的基本原理,充分利用了FPGA作為大規模芯片的資源優勢和高速運算能力,除了能產生專用DDS芯片所具備的單頻連續波、非連續波、各種形式的線性調頻信號以外,還可以借助FPGA的龐大的資源優勢和內部存儲器,使非線性調頻等更復雜的信號更容易實現。

2硬件系統的構成

在具體實現過程中主要采用一塊基于FPGA的雷達信號處理卡,既可以采集來自雷達接收機的中頻、視頻信號并對其進行數字信號處理,又可以自身模擬產生雷達中頻、視頻信號進行數字信號處理或不處理直接送往雷達信號處理機。雷達信號處理卡的硬件電路結構框圖如圖1所示。

基于FPGA的DDS芯片實現雷達線性調頻信號系統的設計

FPGA采用的是Xilinx公司的10萬門FPGA芯片XC2S100E,其配置芯片為Xilinx公司的1 Mb容量PROM芯片XC18V01,以主動串行方式對FPGA進行上電配置。A/D,D/A分別為ADI公司12位高速模數轉換芯片AD9224與14位高速數模轉換芯片AD9764。SRAM采用Cypress公司的256k×16 bSRAM芯片CY7C1041。

結合本處理卡的結構特點,硬件上采用FPGA與高速D/A方案產生線性調頻信號。在FPGA內部實現DDS電路,FPGA輸出全數字的線性調頻信號送往高速D/A得到最終的模擬線性調頻信號。由于本處理卡采用PCI總線結構,因此可通過計算機實時修改線性調頻信號的參數設置,改善了人機接口,提高了系統的靈活性。

3 FPGA軟件編程實現線性調頻信號

DDS芯片電路產生的是固定頻率的正弦波信號,信號頻率受相位增量△Phase控制,若要產生線性調頻信號,則必須實時改變△Phase,使△Phase根據頻率步進量fstep而線性變化。因此基于FPGA軟件編程實現線性調頻信號時,需要在FPGA內部實現頻率累加器、相位累加器、正弦波形ROM存儲器等電路,FPGA軟件編程實現線性調頻信號的原理圖如圖2所示。

基于FPGA的DDS芯片實現雷達線性調頻信號系統的設計

在產生線性調頻信號時,每來一個時鐘脈沖,軟件編程控制頻率累加器產生線性增加的瞬時頻率,然后經過相位累加器運算輸出線性調頻信號的瞬時相位,以此相位值尋址正弦值存儲表,通過查表得到與相位值對應的幅度量化值;在下一個周期來臨時,頻率累加寄存器一方面將在上一時鐘周期作用后所產生的新的頻率數據反饋到頻率加法器的輸入端,以使頻率加法器繼續累加,頻率累加的瞬時值與上個周期相位累加器反饋到相位加法器輸入端的數據累加,然后再依此周期累加的相位值重新尋址正弦值存儲表,得到對應的幅度量化值,依此循環,幅度量化值經過累加,并經D/A轉換器得到連續的階梯波,經低通濾波器濾除其中的高頻分量,最后即可得到所需線性調頻信號。

已知系統工作時鐘fclk、頻率累加器與相位累加器位數N,要產生中頻為F0、帶寬為B、時寬為T的線性調頻信號,其頻率步進變化如圖3所示,在FPGA軟件編程時只需計算出起始頻率fstart和頻率步進量fstep卸即可。

基于FPGA的DDS芯片實現雷達線性調頻信號系統的設計

起始頻率fstart和頻率步進量fstep的計算公式如式(1),式(2)所示,因為在VHDL語言中,數值的表示方法都是二進制的,所以通過式(1),式(2)計算的結果都是二進制的,是無量綱的。

基于FPGA的DDS芯片實現雷達線性調頻信號系統的設計

經過頻率累加器輸出的是嚴格線性增長的瞬時頻率。在實際過程中相位累加器的輸出是經過相位截斷再進行尋址,從而引入了一定的相位誤差,雖然這一誤差會影響到線性調頻信號的線性度,但是調頻斜率為相位的二次導數,相位截斷誤差本身已很小,所以對調頻線性度的影響就更小了。

4 實驗結果

基于上述原理,首先對VHDL代碼進行了時序仿真,然后將編譯綜合后的BIT文件下載到FPGA芯片中進行系統聯調。實驗表明,采用FPGA軟件編程技術較好地實現了線性調頻信號的產生,而且信號波形比較穩定。

基于FPGA的DDS芯片實現雷達線性調頻信號系統的設計

圖4為利用Modelsim軟件對本設計所產生的信號進行仿真得到的時序仿真圖,從中可以看出在每個觸發周期內,所產生信號的變化頻率在不斷線性增加,可以較明顯地看出產生的是線性調頻信號。若要產生更低頻率及更精確的波形,可以提高分辨率并相應減小基準時鐘,這在FPGA中實現起來相對比較容易。

基于FPGA的DDS芯片實現雷達線性調頻信號系統的設計

圖5為在實際調試過程中模擬產生一個脈寬7 μs、周期為700 μs、帶寬為5 Mb/s,中頻為7.5 MHz的線性調頻脈沖信號在示波器上的截圖。從圖中可以看出,本系統所產生的線性調頻信號基本達到了預定的指標,能夠滿足實際工程中的應用,在雷達系統中有著較好的應用前景。本文原理以及本系統亦可用于構成產生相位編碼脈沖信號等其他形式的復雜雷達信號形式,具有較大的可擴展性。

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