使用vivado也能學習Verilog描述，你造嗎

前幾天搞數學建模好幾天沒更新文章了，大家沒忘了我吧，趕緊發一篇。

在有了電路設計的概念的之后我們可能苦于不能靈活運用Verilog去對電路進行描述。然后苦于到處找資料，這里我們告訴你們一個非常好的Verilog實例描述學習工具，Vivado。

不知情者：呀，Vivado不是FPGA的設計EDA工具嘛？用它還能來來學習Verilog描述，你確定？

答：是的，你沒聽錯，可以的。這個Vivado工具就是這么體貼。

1. 打開Vivado工具，隨便先新建一個工程。然后進入下頁面。

2. 在界面最上面一行菜單欄找到 “Tools”，點擊 Tools-> Language Templates

3. 點擊 Tools-> Language Templates后，出現如下界面。可以看到，這里有Verilog，VHDL, systemVerilog， XDC，Debug的語言模板。這里我們先只看Verilog。

4. 將上圖中的Verilog欄展開，在Synthesis Constructs欄就是我們可綜合的常見Verilog描述。可以看到 Always ，Conditional里的case，條件選擇賦值語句，if-else等常見的語法模型他都列出來了。在Coding Example里面有一些基礎的電路模塊的Verilog描述示例。

5. 展開Coding Example,可看到基礎的電路，如累加器，基礎算術電路，邏輯門，輸入輸出端口，比較器，計數器，解碼器，常見的數字信號處理電路，譯碼器，寄存器（flip flops），邏輯移位器，Misc（有七段式數碼管驅動，同步電路，防抖電路, 開漏輸出端口，脈沖調制電路），多路選擇器，RAM，ROM，移位寄存器，狀態機，三態緩沖器等等的Verilog描述示例。

6. 在Example Module里面有更多的設計示例，如一些算法電路的設計。有了一些基礎之后，就可以把這里的設計示例都看看。

對于初學者可以好好利用這個。把上面這些示例模板和示例設計學習仿真一遍。主要是將Verilog描述與電路對應起來，在Vivado里面可以使用Schematic，把Verilog描述的電路原理圖顯示出來。后面我們也會以這個為資料發一些文章。